Устройство для цифровой фильтрации Советский патент 1990 года по МПК H03H17/04 G06F17/14 

Фиг- 1

ция через коммутатор 4 поступает на первые входы соответствующего умножителя 6. Блок 15 управления формирует требуемые последовательности управляющих и синхронизирующих сигналов для работы устройства. На вторые входы умножителей 6 поступают значения поворачивающих множителей W1, W2, W 4, W3 соответственно, которые не изменяются на протяжении ДПФ. При работе устройства в режиме цифрового фипьтра на вход блока 15 задается сигнал логического 0, разрывающий

обратную связь между выходом сумматора 8.N-1 и входом регистра 7.1, а также на управляющий вход коммутатора 4, разрешая прохождение информации со входа на выход устройства минуя блок 2 памяти. Блок управления сигналом разрешения управляет регистрами 9.N-1, сигналом запрещения опе- рации суммирования управляет регистрами 9.N-1. При этом на второй вход умножителя 6.1 постоянно поступает коэффициент h.N-1; Вычисление происходит непрерывно. 3 ил.

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье (ДПФ) и процедуры цифровой фильтрации. Целью изобретения является упрощение устройства путем использования неизменяемых значений весовых коэффициентов. Устройство цифровой фильтрации содержит блок 2 памяти, коммутатор 4, умножители 6.1 - 6(N - 1), регистры 7.1 - 7(N - 1) и 9.1 - 9(N - 1) групп, сумматоры 8.1 - 8(N - 1) группы, регистры 10 и 12, сумматоры 17 и 14, генератор 13 тактовых импульсов, блок 15 управления, блок 16 элементов И. Входные отсчеты поступают непрерывным потоком на вход устройства с частотой генератора 13. Переупорядоченная блоком 2 информация через коммутатор 4 поступает на первые входы соответствующего умножителя 6. Блок 15 управления формирует требуемые последовательности управляющих и синхронизирующих сигналов для работы устройства. На вторые входы умножителей 6 поступают значения поворачивающих множителей W 1, W 2, W 4, W 3 соответственно, которые не изменяются на протяжении ДПФ. При работе устройства в режиме цифрового фильтра на вход блока 15 задается сигнал логического О, разрывающий обратную связь между выходом сумматора 8 (N-1) и) и входом регистра 7.1, а также на управляющий вход коммутатора 4, разрешая прохождение информации со входа на выход устройства минуя блок 2 памяти. Блок управления сигналом разрешения управляет регистрами 9.N - 1, сигналом запрещения операции суммирования управляет регистрами 9.N - 1. При этом на второй вход умножителя 6.I постоянно поступает коэффициент H(N - 1). Вычисление происходит непрерывно. 4 ил.

Изобретение относится к вычислительной технике , предназначено для вычисления дискретного преобразования Фурье и процедуры цифровой фильтрации и может быть использовано в системах цифровой обработки сигналов.

Цель изобретения - упрощение уст- ройства путем использования неизменяемых значений весовых коэффициентов.

На фиг. 1 приведена электрическая структурная схема устройства для цифровой фильтрации; на фиг. 2 - времен- ные диаграммы, поясняющие работу блока управления; на фиг. 3 - электрическая структурная схема блока управления .

Устройство для цифровой фильтра- ции содержит вход 1, блок 2 памяти, выход 3 коммутатора, коммутатор 4, входы 5.I-5.N-1 задания весовых коэффициентов, умножители 6.1-6.N-1, регистры 7.1-7.N-1 первой группы, сум- маторы 8.1-8.N-1 группы, регистры 9.1-9.N-1 второй группы, первый регистр 10, вторые сумматор и регистр 11 и 12, генератор 13 тактовых импульсов, второй выход 14, блок 15 управления, блок 16 элементов И, лер«- вый сумматор 17, первый выход 18, вход 19 задания режима, управляющий вход 20, первый тактовый выход 21, второй выход 22, первый выход 23, адресный выход 24, третий выход 25, второй тактовый выход 26, вход 27 блока управления.

Блок 15 управления содержит счетчики 28 и 29, дешифратор 30, инверторы 31, элементы И 32 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 33.

Работа устройства при вычислении дискретного преобразования Фурье.

Устройство вычисляет следующее ыражение:

) Ј ам(п)ИП , К ОТГЬТ, (1) п-о N

де am(n) - элементы исходного дейст-v вительного вектора СапЗт размерности N;

F (К) - элементы выходного вектора коэффициента Фурье

., размерности N; п к

W - весовые коэффициенты и

W e-J ; j - VH; m - номер входной последовательности;

N - размерность преобразования, заданная простым числом.

Выражение (1) можно записать в ледующем виде:

N-I

го.

.П / V

Е (п);

п-о

т

(2)

am(0) + Fm(K), К 1.N-1, (3)

т;гп/

где F (К) определяется выражением

N-1

ПК)

.ПК

a (n)W К 1.N-1. (4)

Записывают выражение (4) в матричном виде для N 5 с приведенными по модулю 5 индексами

(5)

Выполняя соответствующие перестановки входных и выходных данных, получают

- Матрица поворачивающих множителей в выражении (6) имеет циклическую структуру. Данное свойство позволяет значительно упростить алгоритмы формирования поворачивающих множителей и снизить аппаратурные затраты.

Коэффициенты Лурье после вычисления выражения (6) определяются согласно выражениям (2) и (3). Аналогичные преобразования можно получить для любых N-точечных ДПФ при простом N.

Для действительных входных данных выражение (1) записывается в виде

N-(

.nk

ReF (К) am(n)ReW7;

h-0

ImFm(K) iVdOlnW ;,

tl-O

реобразуя выражение (7) и у (3), получают

ReF(K) am(o) + ReFm(K); ImFm(K) ImFm(K).

(8)

(7) (8) к ви(9) (10)

m.

Для действительных и мнимых частей F (К) выражений (9) и (10) можно записать

Z1am(n)RewJK;

Н-1

in , . nK а С n)Imw N .

(11) (12)

Выражения (11) и (12) приводят к виду (6) с циклической матрицей КеУ ЗилиГ1пУ К.

Разница между вычислением выражений (11) и (12) состоит в том, что при вычислении выражения (11) на вторые входы 5.1-5.N-1 умножителей 6.1- 6.N-1 подаются действительные части , а при вычислении выражения (12) - мнимые. Порядок следования входных и выходных данных и весовых коэффициентов для выражений (1О и (12) идентичен. Поэтому считают F (n), Fm(K),

WN действительными числами.

Рассмотрим на примере вычисление одной из частей спектра устройством для N 5. Информация во все регист

10

ры записывается положительным фронтом синхросигнала. На вход 19 подается верхний логический уровень, который разрешает прохождение информации с первого входа коммутатора 4 на его выход, а также прохождение информации через блок 16.

Входные отсчеты поступают непрерывным потоком на вход 1 устройства с частотой генератора 13. На входе 1 устройства поток входных данных имеет вид ... ат- (3), ), а(0), ат(1),

,гп

(2), а(3), а), ат+1(0),

Блок 2 памяти принимает входные отсчеты и через коммутатор 4 выдает их на выход 3 в последовательности

вида

... ат-Л(п), am- (3), ат-ЧО), ап(1), ат(2), ), am(3), am(0), ,

5

0

5

0

5

0

5

Переупорядоченная блоком 2 информация через коммутатор 4 поступает на первые входы умножителей 6.1.

Блок 15 управления формирует требуемые последовательности управляющих и синхронизирующих сигналов для работы узлов устройства.

На вторые входы 5.1 умножителей 6.1 поступают значения поворачивающих множителей W , W , W, W соответственно, которые не изменяются на протяжении вычисления ДПФ.

Первый такт. Регистры 7.1 предварительно обнулены. На выходе 3 установлено значение ат(1). В этом такте второй сумматор 11 передает значение информации с второго входа на выход по команде блока 15.

Результаты на выходах умножителей 6.1, 6.2, 6.3, 6.4 будут равны соответственно am(1)W1, am(1)Wz, am(1)W4, arn(1)W3. Поскольку в регистрах 7.1 записаны нули, то результаты на выходах сумматоров 8.1, 8.2, , 8.4 будут соответственно равны am(1)W , am(1)W4, am(1)W4, am(1)W3. С приходом положительного перепада синхросигна - ла в регистры 7.1 будут записаны соответственно am(1)W3, am(1)W1, am(1)W2, am(1)W4. Во второй регистр 12 запишется значение am(1).

Второй такт. На выходе 3 установлено значение ат(2) . Результаты на выходах умножителей 6.1, 6.2, 6.3, 6.4 соответственно равны am(2)W1, )Wz, am(2)W4, ат(2)ЬтЭ. Результаты на выходах сумматоров 8.1, 8.2,

Третий такт. На выходе 8 установлено значение ат(4). Результаты на выходах умножителей 6.1, 6.2, 6.3, 6.4 соответственно равны am(4)W , а гп(4)У г, atn(4)W4, am(4)W3. Результаты на выходах сумматоров 8.1, 8.2, 8.3, 8.4 соответственно равны am(1)W4 + a1(2)W3 + attl(4)W1 , )W3 + + aro(2)U1 + am(4)W, )и + + aw(2)W1 + am(4)W4, am( 1)W г+aTn(2)W4 + )W3 . В регистры 7.1, 7.2, 7.3, 7.4 будут записаны соответственно a(1)Wl+ aw(2)W + am(4)W3 , )W4 + )Ws + )W3, + + arn(2)Vz. + am(4)W3. Во второй регистр 12 запишется значение + + а№(2) + а(4). Первый регистр 10 содержимого не изменит.

Четвертый такт. На выходе 3 установлено значение ат(3). Результаты на выходах умножителей 6.1, 6.2, 6.3 6.4 соответственно равны aw(3)W 1, am(3)Wa, a№(3)W, am(3)W3. Результаты на выходах сумматоров 8.1, 8.2, 8.3, 8.4 соответственно равны

am(2)W4 + am(4)W3 -f am(3)W1

fm (2); 40

am(2)W3 + am(4)W1 +a (3)W2

Fm (4);

aln(2)W1 + aM(4)W1+ am(3)W4 - is

Fm (3); 45

am(2)Wl+ am(4)W 4 + am(3)W3

m

F (1).

На управляющие входы регистров 9,1,

0

5

0

s

5

0

5

Пятый такт. На выходе 3 установлено значение а1 (0) . На регистры 7.1, 7.2, 7.3, 7.4, 9.1, 9.2, 9.3, 9.4 синхросигнал в этом такте не подается. На входы сброса регистров 7.1, 7.2, 7.3, 7.4 подается сигнал обнуления. Блок 15 формирует синхроимпульс для записи 3(0) в первый регистр 10. С приходом положительного перепада на второй регистр 12 его содержимое будет равно ат(1) + ат(Ј) + + 3(4) + ат(3) + 3(0) FJ, которое поступает на второй выход 14 устройства.

Шестой такт. Аналогичен первому такту. На выходе 3 установпено значение ). Результаты на выходах умножителей 6.1, 6.2, 6.3, 6.4 соответственно равны armi(1)W1, (1)W2, am+ (1)W, (1)W3. Результаты на выходах сумматоров 8.1, 8. 2, 8.3, 8.4. соответственно равны (1)W, (1)W% )U4, )WJ. В регистры 7.1, 7.2, 7.3, 7.4 б /дут записаны соответственно (1)W3, (1)W1, , a (DW. До прихода положительного перепада синхросигнала в течение такта на первом выходе 18 будет значение Fm(1) Fw (1) + а при вычислении действительной части спектра. При верхнем уровне на, управляющем входе 20 вычисляются действительные составляющие спектра, а при нижнем - мнимые. При этом в первом случае первый сумматор 17 производит суммирование операндов на входе, а во втором передает на выход операнд с первого входа. Управление режимом может осуществляться аналогично входу 19.

Седьмой такт. Аналогично предыд ще му такту на первом выходе 18 устройства поступает значение ) . Рабо-. та узлов устройства эквивалентна второму такту. Регистры 9.1 записывают информацию с второго входа. Восьмой такт аналогичен третьему такту. С первого выхода 18 снимается значение ).

Девятый такт. Аналогичен четвертому такту. С первого выхода 18 снимается значение F (2). В дальнейшем вычисления повторяются с периодом, равным пяти тактам. При реализации процедуры цифровой фильтрации устройство должно вычислять выражение вида л-г

Х(К) Zl a(K-n)h(n), (13)

где h(n) - коэффициенты импульсной

характеристики; a(i) - отсчеты входного сигнала.

При работе устройства в режиме цифрового фильтра на вход 19 подается сигнал логического нуля, разрывающий обратную связь между выходом сумматора 8.N-1 и входом регистра 7.1. Этот сигнал поступает на управляющий вход коммутатора 4, разрешая прохождение информации с входа 1 на выход 3, минуя блок 2 памяти. Алгоритм работы блока 15 управления в режиме цифровой фильтрации будет следующим: с первого выхода 23 управления регисрами 9.1 поступает сигнал разрешения приема информации с первого входа, а управляющий вход 20 поступает сигнал запрещения операции суммирования и информация с регистра 9.N-1 через второй вход первого сумматора 17 поступает на первый выход 18.

На второй вход 5.i умножителя 6.1 постоянно поступает коэффициент h(N-i-1). Вычисление происходит непрерывно. В каждом такте на вход 1 устройства поступает новый отсчет входного сигнала а(п). С регистра 9.N-1 результат поступает на первый выход 18 устройства. Формула изобретения

Устройство для цифровой фильтрации, содержащее N-1 умножителей, первые входы которых объединены, а вторые входы являются входами задания весовых коэффициентов, группу из N-1 сумматоров, первый вход 1-го из которых, где , (N-1), соединен с выходом 1-го умножителя, первую группу из N-1 регистров, выход 1-го из которых соединен с вторым входом 1-го сумматора группы, выход которого, кроме выхода (N-1)-ro сумматора группы, соединен с входом (i+1)-ro регистра первой группы, вторую группу из N-1 последовательно соединенных регистров, первый вход первого из кюторых соединен с общей шиной, а второй вход 1-го регистра второй группы соединен с выходом 1-го сумматора группы, блок управления, первый выход которого соединен с управ

0

0

5

5

0

5

0

5

0

ляющими входами регистров второй группы, тактовые входы которых соединены с тактовыми входами регистров первой группы и с первым тактовым выходом блока управления, второй выход которого соединен с входами сброса регистров первой группы, блок элементов И, первый вход и выход которого соединены с выходом (М-1)-го сумматора группы и входом первого регистра первой группы соответственно, и генератор тактовых импульсов, выход которого соединен с первым входом блока управления, второй вход которого является входом задания режима устройства для цифровой фильтрации и соединен с вторым входом блока элементов И, отличающееся тем, что, с целью упрощения устройства путем использования неизменяемых значений весовых коэффициентов, введены последовательно соединенные блок памяти и коммутатор, выход которого соединен с первым входом первого умножителя, последовательно соединённые первые регистр и сумматор, второй. вход которого соединен с выходом (N-l)-ro регистра второй группы, и

последовательно соединенные вторые сумматор и регистр, выход которого соединен с первым входом второго сумматора, второй вход которого соединен с входом первого регистра и выходом блока памяти, адресньй вход которого соединен с адресным выходом олока управления, второй тактовый и третий выходы которого соединены с тактовым входом первого регистра и управляющим входом второго сумматора соответственно, а тактовый вход второго регистра соединен с выходом генератора тактовых импульсов, причем выходы первого сумматора, второго регистра и управляющий вход первого сумматора являются первым и вторым выходами и управляющим входом устройства для цифровой фильтрации, входом которого является вход блока памяти, соединенный с вторым входом коммутатора, управляющий вход которого соединен с вторым входом блока управления .

1 такт 2 такт Зтакт 4-такт5такт 6такт