Анализатор сигнала тактовой синхронизации Советский патент 1990 года по МПК H04L7/02 

Изобретение относится к технике передачи дискретной информации по каналам радио и электросвязи и может быть использовано в многоканальных модемах передачи дискретной информа- ции с ортогональными сигналами.

Целью изобретения является повышение точности измерения характеристических моментов при наличии сдвига несущей частоты относительно номинальной частоты.

На фиг. 1 приведена структурная электрическая схема анализатора сигнала тактовой синхронизации; на фиг. 2 - блок управления.

Анализатор сигнала тактовой синхронизации -содержит преобразователь Гильберта 1, интегратор 2, дополнительный интегратор 3, блок k управления, первый, второй, третий и четвертый перемножители 5 - В, блок 9 усреднения, дополнительный блок 10 усреднения, инвертор 11, первый, второй и третий сумматоры 12 - 1, первый и второй интегрирующие усилители 15 и 1б, первый и второй ключи 17 и 18 сброса, первый и второй ключи

19 и 20 передачи, квадратор 21, дополнительный квадратор 22, блок 23 сравнения и блок 2k памяти номера отсчета, причем в состав блока 9 усреднения входят интеграторы 25 ц и сумматор 2б, а в дополнительный блок 10 усреднения входят интеграторы 27 27ц и сумматор 28, а блок 4. управления содержит опорный г енера тор 29, первый, второй и третий делители 30 - 32 частоты, первый кольцевой регистр 33, формирователь З сигнала считывания, форм.ирова- тель 35 сигнала управления ключами сброса, формирователь Зб сигнала сброса, второй кольцевой регистр 37 блок 38 первоначальной записи 1,

блок 39 формирования импульсов, дешифратор 40, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 1, блок k2 установки, первый и второй коммутаторы АЗ и ЦЦ.

Рассмотрим алгоритм работы анализатора сигнала тактовой синхронизации. Передаваемый сигнал на интервале посылки имеет вид

м г S.(t) 5: an,sin(,)t +

ms;

(.

(1)

где a, Ц w информационные амплитуда и фаза сигнала в подканале;

СО - значение частоты подканала;

начальная фаза сигнала; Qf. - сдвиг частоты; М - число подканалов. Выражение (1) эквивалентно следующему :

S(t) x(t)cosQj,t + x(t) т

x(t) ZL ( +(+(r, yn 1

Z: a costo t +C| +

m-i

(2)

50

Сигнал S,f-(t) на выходе преобразователя Гильберта определяется формулой

) x(t)coss2ct - . - x(t)sinOjt.

(3)

При выполняющемся условии взаимной ортогональности подканальных сигналов на интервале Т групповой сигнал в отсутствие сдвига частоты

удовлетворяет одному из условий (на интервале посылки): ) - TO), либо S,(t) -S(t - - Tg) (индекс О подчеркивает Отсутствие сдвига частоты). Полагаем для определенности, что выполнено первое из условий. Это означает, что на интервале посылки

x(t) x(t - Tg); x(t) x(t - T).

Условие (k) положено в осн ову алгоритма оценки параметров сигнала. Имея в виду цифровую обработку сигналов, обозначим котельниковские отсчеты процессов: х; x(t;); х. x..(tS; S(t;); S;, S,(t-,).

Полагаем, что в анализаторе обработке подвергаются отсчеты t Г1 j, где п ; - отсчеты гауссовс кой помехи с заданной дисперсией, и соответственно - s; + п;. Считая, что оценке п одлежат два параметра сигнала: сдвиг частоты $.. несущей относительно номинала и сдви характеристического момента 7 (границы между соседними посылками), измеряемый относительно некоторого момента периодического сигнала тактовой частоты, формируемого в анали- заторе алгоритм определения оценок и J запишем в виде

N-I i+({t)

,Q arg - ..й.шии

+ (x

i.r

- x.

) J, (5)

где К, L - число отсчетов, приходяВ формуле (9) для относительного 40 сдвига в условиях воздействия помех сохранено прежнее обозначение об . Так как f((xL,/A) непрерывно по об , то об ( Л) можно определить из условия fp (об, 9l) 0 (характер экстрему

щихся соответственно на длительность с of- Л - О (характер экстрему посылки Т и интервал ортогональности дальнейшего). Из (9) май- т V V ..,..;..Дем

Т X х

О ; ..г но X: их

- оценки соответствен- i.r число посылок, на протяжении которых значения измеряемых и А могут считаться .постоянными. Формула (5) означает, что за |Д и принимаются те значения Д , S р , которые минимизируют значение двойной суммы. Так как оценки X,, Х|, X . г- , X - случайные величины, то в формуле (5) предусмотрено усреднение; на каждой посылке (номер i. меняется от L + 1 до К) и на протяжении N посылок Постоянство

50

tg/CA) .ф ;-ьу-Г-.гГ;.|)

г.(,) У ---Г-.гТ;чГ

г, (-л)

(10)

Подставляя в (9) sinod г СА)/ (7). + г( и cosoi )/

/л, с) + rfCX) , получим алгоритм измерения 7

A argrninfD(,.f.V

15876566

параметров. Из формул (2) и (3) следует, что

х; s;cosQ t; - s ; (6) х; S;sin9 t ; + S,.. (7)

С помощью формул (6) и (7) опре- Q делим

)

-

)5

20

i - )

t - l

-; -r - X,,/

s

+ S

-b .r

-U,r

) cos ol +

25

30

35

-2{s;.S;.,

fS;-S;., - s- s-.) sinoc, (8)

где oi. . Обозначая оператор двойного суммирования в (З) через Вл

N- А+(е+ )

Z .21 D,

1- л+ке+н1,

и учитывая (8), из (5) получим алгоритм одновременного измерения 9 и о/

Л. i IQ

РС Л arg (2+f.% + ОС, L -7 . S,i

K.r4;-L,r (f.. .

;. 0(Г;.ч,г

fi,) arg minoi(o).(9)

В формуле (9) для относительного сдвига в условиях воздействия помех сохранено прежнее обозначение об . Так как f((xL,/A) непрерывно по об , то об ( Л) можно определить из условия fp (об, 9l) 0 (характер экстремуof- Л - О (характер экстрему дальнейшего). Из (9) май- Дем

tg/CA) .ф ;-ьу-Г-.гГ;.|)

г.(,) У ---Г-.гТ;чГ

г, (-л)

(10)

Подставляя в (9) sinod г СА)/ (7). + г( и cosoi )/

/л, с) + rfCX) , получим алгоритм измерения 7

A argrninfD(,.f.V

7 arg max

: -Г:-1г - 4..-ь --.UT

.-.-иг-Г,еГ;.

Первый член в правой части (11) не зависит от 7 , поэтому алгоритм

(11)эквивалентен следующему:

Д arg niax(D(.i,.-bf;,-,.)T+

.u.-br,-b)Ty (12)

Именно в формуле (12) алгоритм измерения 7 реализуется в заявляемом устройстве. ,

Алгоритмы (11) и (12) записаны в виде, предназначенном для цифровой обработки. Для аналоговой обработки

Для аналоговой обработки формула

(12)заменяется на следующую:

N-1 V(0

Z I (r(t)r(t -

. .ет.т;

-т,) -ь (Orct - T,))dtl + TN-I AUeiiVi 4Z 1 (,(t)(t -T,) - .:

VT

L A KUiQjT

-(t)(t - T,)) dtpy. (13)

Анализатор сигнала тактовой синх- ронизац| и работает следующим образом.

Входной сигнал поступает на вход первого интегратора 2 и через преобразователь Гильберта 1 - на вход дополнительного интегратора 3. На входы ключей записи интеграторов 2 и 3, соединенные параллельно в соответствии с номерами ключей, последовательно через котельниковские отсчетные интервалы по первым выходам записи блока Ц управления от выходов разрядов второго кольцевбго регистра 37, число разрядов которого равно числу котельниковских отсчетов, располагающихся на интервале длительности посылки, поступают записывающие импульсы. 1

Опорный генератор 29 в составе блока А управления работает на частоте, превышающей отсчетную в число раз, равное числу отсчетов, располагающихся на длительности защитного интервала. Первый делитель 30 частоты, коэффициент деления которого равен указанному числу, делит частоту сигнала генератора 29 до номинала отсчетной. Таким образом на вход

5

5

0

0

5

0

5

0

5

последовательного продвижения регистра 37 поступает сигнал отсчетной частоты. Блок ЗВ первоначальной записи 1 (после включения устройства) обеспечивает параллельную запись единицы в первый разряд регистра 37. Таким образом, при .последовательном продвижении на выходах разрядов регистра 37 последовательно на время котельниковского интервала появляются импульсы, замыкающие ключи записи интеграторов 2 и 3. Непосредственно перед записью очередного отсчета соответствующий конденсатор в интеграторах 2 и 3 обнуляется путем подачи на также соединенные параллельно в соответствии с номерами ключи записи обоих интеграторов по первым выходам сброса блока 4 управления узких импульсов от блока 39 формирования импульсов. После окончания записи ключи сброса и записи в данный конденсатор размыкаются, .переводя данную ячейку в режим хранения. Таким образом к концу первой посылки в интеграторе 2 записаны котельниковские отсчеты прямого сигнала, а в интеграторе 3 отсчеты сопряженного с ним по Гильберту сигнала. После заполнения интеграторов сброс старых и запись последующих отсчетов вновь осуществляется в первые ячейки интеграторов и так далее. На втором отсчетном интервале, когда продвигг|Ющаяся единица находится во втором разряде регистра 37, она по шине, соединяющей выходы разрядов регистра 37 с входами параллельной записи первого кольцевого регистра 33, переписывается сигналом отсчетной частоть, поступающим от выхода делителя 30 на управляющий вход параллельной записи регистра 33, в первый разряд этого регистра. Число входов параллельной записи регистра 33 соответствует числу выходов разрядов регистра 37- На вход последовательного продвижения регистра 33 поступает сигнал непосредственно с выхода опорного генератора 29, т.е. с частотой, превышающей отсчетную в число раз, равно числу отсчетов, располагающихся на длительности защитного интервала, поэтому за один от- счетный интервал записанная в первый разряд единица пройдет соответствующее число разрядов регистра 33. В течение второго отсчетного интервала

единичный импульс последовательно появится, например, на выходах первого и второго разрядов указанного регистра. При работе на третьем отсчетном интервале перепись единиц произойдет из третьего разряда регистра 37 во второй разряд регистра 33. Следовательно, на этом отрезке времени единица последовательно появится сначала на втором, а затем на третьем выходе регистра 33. Сигналы с выходов разрядов регистра 33 по первым выходам считывания блока k ул равления поступают на ключи считыва- ни я, работающие так же, как ключи записи и сброса, параллельно,в интеграторах. 2 и 3. При этом одновременно в каждом интеграторе замыкаются ключ считывания, выводящий значение текущего, записанного отсчета на первый выход каждого интегратора, и ключ считывания выводящий значение отсчета ,.задержанного на интервал ортогональности, на второй выход каждого интегратора. Циклическое смещение соединения выходов разрядов регистра 37 с входами параллельной записи ре- ,гистра 33 обеспечивает задержку процесса считывания из интеграторов 2 и 3 относительно процесса записи с целью устранения их взаимовлияния. Таким образом, в течение одного от- счетного интервала на выходах интеграторов 2 и 3 последовательно появ- ляются отсчеты входного сигнала, сопряженного по Гильберту с входным, расположенным на этом же интервале, и соответствующие, отсчеты, задержанные на интервал ортогональности. Первый перемножитель 5 формирует сигнал произведения - Nu второй пзремножитель 6 формирует си|- нал 1 Третий и четвертый перемножители 7 и 8 формируют сигналы

fr ,r 1 Г ,,г -ь,г соответственно. Первый сумматор 12 и инвертор 11 формируют разность сигналов перемножителей 5 и 7: f; f;-L, fi.r . а второй сумматор 13 - суммы сигналов перемножителей 6 и 8: Г, - , + ,

1 I 7 «-U 1,г 1-и,Г

о момент начала очередного отсчетно- го интервала сигналом с первого дополнительного выхода блока k управления, поступающим от формирователя 35 сигналов управления ключами сброса, размыкаются первый 17 и второй 18 .ключи сброса. При этом первый и второй интегрирующие усилители 15

587656 О

и 16.начинают интегрировать выходные сигналы сумматоров 12 и 13- в соответствии с алгоритмом (12). К моменту окончания данного отсчетного интервала сигналом с второго дополнительного выхода блока k управления, поступающим от неинвертирующего выхода формирователя 3 сигнала счи- JQ тывания второго интегратора замыкаются первый и второй ключи 19 и 20 передачи, тем самым результаты интегрирования выводятся на дальнейшую обработку. Сразу же после вывода клю- 5 17 и 18 сброса на .короткое время замыкаются, обнуляя интегрирующие усилители 15 и 1б, подготавливая тем самым их к работе на последующем отсчетном интервале. Таким образом 2Q на каждом отсчетном интервале на выходах ключей 19 и 20 передачи образованы в соответствии с алгоритмом (12) усредненные по отсчетам, располагающимся на длительности защитного ин- 25 тервала, сигналы, пропорциональные суммам произведений отсчетов. Поскольку входные сигналы непрерывно записываются в интеграторы 2 и 3 вместо самых старых отсчетов, по опи- 30 санному алгоритму осуществляется скользящее по отсчетам вычисление внутренней суммы оператора Вл из выражения (11). Выходной сигнал ключа 19 параллельно поступает на входы блока 9 усреднения. Количество ячеек памяти в каждом интеграторе 25 - 25 соответствует числу Котельниковс- ких отсчетов, расположенных на интервале длительности пось.1лки, а ко- дд личество интеграторов соответствует числу посылок, участвующих в формировании усредненного по времени ре зультата. На интеграторы . блока 10 усреднения, аналогичного по 45 количеству интеграторов блоку 9 усреднения, параллельно поступает сигнал с выхода ключа 20 передачи. Входы записи всех интеграторов 27,-27, соединенные параллельно в соответствии с номерами входов, управляются теми же сигналами длительностью в отсчетный интервал Д , поступающими от первых выходов записи блока 4 управления, которые осуществляют запись отсчетов в интеграторы 2 и 3. Таким образом выходные сигналы ключей 19 и 20 могут быть одновременно записаны во все раторы , 27,-27, соответствен35

0

5

11

Но: на первом отсчете - в первые Ячейки, .на втором - во вторых и так Далее на протяжении всей посылки. .Второй делитель 31 частоты, имеющий Коэффицие.нт деления, равный числу котельниковских отсчетов, располагающихся на интервале длительности по- фылки, делит отсчетную частоту вход- Ного сигнала до номинала тактовой. Третий делитель частоты, имеющий коэффициент деления, равный числу усредняемых посылок, делит частоту иходного тактового сигнала в число раз, равное числу усредняемых посылок. Первый и второй коммутаторы 3 и 44 обеспечивают подключение своего хода на время длительности посылки (последовательно к каждому из выхо- ов, число которых у каждого коммутатора соответственно числу усред- Ияемых посылок. Поскольку на вход коммутатора 44 поступает сигнал от . Инвертирующего выхода формирователя 34, а на. вход коммутатора 43 - си|- нал с выхода формирователя Зб сиг- |Нала сброса второго .интегратора , так- е формирующего выходной сигнал из 1сигнала отсчетнрй частоты с выхода делителя 30, на выходах коммутаторов |43 и 44. в последовательные тактовые ;интервалы появляются пачки управ- ;ляющих импульсов, следующих с отсчет- :ной частотой, причем длительность пачки равна длительности посылки, а частота следования пачек в число :раз, равное числу усредняемых посылок, меньше тактовой. В течение пер- вой посылки по сигналам записи с первых выходов записи блока 4 управления, последовательно поступающим на входы ключей записи всех интеграторов 25 и 27 одновременно считывание осуществляется из интеграторов групп ;-

Ш

15

20

.5|-| и , поскольку в это время сигналы на третьих дополнительных выходах считывания блока 4 управления, поступающие от вторых, третьих и последующих выходов коммутатора 44, замыкают ключи считывания указанных интеграторов, а сигналы на третьих дополнительных выходах сброса блока 4 управления, поступающие от вторых, третьих и последующих выходов коммутатора 43, размыкают к;;ючи сброса ука занных интеграторов. При этом в интеграторах 25 и 27, в течение времени замыкания ключа записи последовательно во всех ячейках осу158765612

ществляют сброс в первую треть времени (ключ заНиси замкнут, ключ считывания замкнут, ключ сброса замкнут) запись во вторую треть времени (ключ записи замкнут, ключ считывания разомкнут, ключ сброса разомкнут), считывание в последнюю треть времени (ключ записи замкнут, ключ считывания замкнут, ключ сброса разомкнут). Таким образом в течение одной посылки в отсчетные моменты последовательно считывается информация одновременно с конденсаторов одинакового номера во всех интеграторах обеих групп, причем в пару интеграторов одинакового номера из разных групп перед считыванием осуществляется перезапись текущей информации. На выходах сумматоров 2б и 28, объединя- Ю1ЦИХ выходные сигналы интеграторов , 27,-27, на каждом отсчет- ном интервале формируются сигналы, усредненные в соответствии с алго- 25 ритмом (12) по заданному количеству посылок. Данные сигналы через дополнительный квадратор 22 и квадратор 21 поступают на сумматор 14, где и образуется сигнал, соответствующий 30 фуНкции алгоритма (12). Поиск аргумента, соответствующего максимуму данной функции, осуществляется на цикле, равном длительности посылки, блоком 23 сравнения и блоком 24 памяти нрмера отсчета. Дешифратор 40, подключенный к выходам разрядов делителя 31, формирует выходной сигнал, который по соответствующему .выходу блока управления один раз за длительность посылки поступает на вход установки блока 23 сравнения, при этом первый в цикле сравнения результат, полученный на выходе сумматора 14, записывается в блок 23 д5 сравнения. Схема 41 ИСКЛЮЧАЮЩЕЙ ИЛИ осуществляет исключение из сигнала отсчетной частоты, полученного на выходе делителя 30, импульсов, полученных на выходе дешифратора 40, формируя тем самым сигнал, поступающий по соответствую1чему выходу блока 4 управления на управляющий вход блока 23 сравнения. В моменты времени, отмеченные положительными импульсами указанного сигнала блок 23 срав- нения осуществляет сравнение поступающих на его вход напряжений со значением первоначально записанного отсчета. При поступлении На вход те35

40

50

55

кущего значения, большего чем предыдущее записанное, блок 23 сравнения формирует на выходе импульс и осуществляет перезапись большего значения. Для выполнения задачи поиска максимума (вместо минимума) входы компаратора, входящего в состав блока 23 сравнения, достаточно поменять местами. На счетный вход блока 2k памяти номера отсчета по соответствующему выходу блока k управления поступает сигнал отсчетной частоты с выхода делителя 30, а на вход установки блока 2Ц памяти поступает по соответ.ствующему выходу блока k упраления сигнал тактовой частоты, полученный на выходе блока 42 установки. При этом в начале цикла сравнения в блок 2k записывается единица, на каждом отсчетном интервале цикла сравнения отмечается номер сравниваемого отсчета, а также по выходному сигналу блока 23 сравнения, поступающему на вход блока 2k памяти, фикси- руется номер отсчета, если его значение больше предыдущего. По командам Опережение или Отставание, выдаваемым блоком 2k памяти, если в конце цикла сравнения зафиксированный в нем номер максимального отсчета либо больше, либо меньше номера среднего в ци кле сравнения отсчета, в блоке k управления осуществляется изменение фазы сигнала тактовой частоты, формируемого делителем 31. При этом сигналы, поступающие на ключи сброса и считывания блоков 9 и 10 усреднения от вторых и третьих дополнительных выходов блока k управления, а также сигналы установки блоков 23 и 2k, отмечающие начало цикла сравнения, будут смещены во времени относительно сигналов, поступающих на ключи записи блоков 9 и 10 усреднения от первых выходов записи блока. k управления, на определенное количество отсчетных Интервалов. При этом произойдет смещение порядка записи и считывания текущих результатов в ячейках памяти вторых интеграторов относительно порядка их поступления и соответствующее смещение момента начала цикла сравнения результатов. Отсутствие подстройки фазы цикла распределения импульсов записи, поступающих от выходов разрядов регистра 37 и управляющих последовательным замыканием ключей записи бло

ков 9 и 10 усреднения, обеспечивает запись, максимальных результатов, определяемых на разных посылках, в ячейки одного и того же номера разных интеграторов. При этом при смещении момента начала записи текущих результатов в блоках 9 и 10 усреднения относительно порядка их поступления качество работы усреднителя по посылкам не ухудшается, т.е. максимальные результаты всегда складываются с максимальными, предшествующие - с предшествующими и т.д. После окончания подстройки фазы сигнала делителя 31 номер максимального отсчета соответствует среднему номеру в цикле сравнения, сигналы Опережение и Отставание в блоке 2k памяти не формируются, подстройка фазы сигнала тактовой частоты завершается. Сигнал тактовой частоты, фаза которого подстроена под характеристические моменты анализируемого многочастотного сигнала, сформированный на выходе делителя 31, является выходным сигналом анализатора.

Ф

ормула изобретения

JQt52025ЗО до

1. Анализатор сигнала тактовой синхронизации, содержащий интегратор, блок усреднения, квадратор, а также последовательно соединенные 35 блок сравнения и блок памяти номера отсчета, к управляющим входам которых подключены соответствующие выходы блока управления, первые выходы которого подключены к управляющим входам интегратора, вторые выходы соединены с входами сброса и считывания блока усреднения, а к входам Опережение и Отставание блока управления подключены соответствующие выходы блока памяти номера отсчета, отличающийся тем, что, с целью повышения точности измерения характеристических моментов при наличии сдвига несущей частоты 0 относительно номинальной частоты, введены преобразователь Гильберта, дополнительный интегратор, последовательно соединенные первый перемножитель, инвертор, первый сумматор, первый интегрирующий усилитель, к входам сброса которого подключены соответствующие выходы первого ключа сброса, и первый ключ передачи, последовательно соединенные второй пе45

:ремножитель, второй сумматор, второй |интегрирующий усилитель, к входам сброса которого подключены соответствующие выходы второго ключа сброса, второй ключ передачи, дополнительный блок усреднения, дополнительный квадратор и третий сумматор, la также третий и четвертый перемножители, при этом к второму входу

(первого сумматора подключен выход третьего перемножителя, первый вход которого соединен с первым входом jBToporo перемножителя и с первым выходом интегратора, второй выход кото- рого соединен с первым входом первого перемножителя и с вторым входом JBToporo перемножителя, к второму вхового и второго ключей передачи под- ключены к второму дополнительному выходу блока управления, входы записи блока усреднения и дополнительного блока усреднения подключены к первым выходам блока управления, входы сброса и считывания блока усреднения и дополнительного блока усреднения подключены к вторым и третьим дополнительным выходам блока управления, вход блока усреднения подключен к выходу первого ключа передачи, а вы- xoiq блока усреднения через квадратор подключен к второму входу третьего сумматора, выход которого подключен к входу блока сравнения.

Изобретение относится к технике передачи дискретной информации по каналам радиосвязи и электросвязи. Цель изобретения - повышение точности измерения характеристических моментов при наличии сдвига несущей частоты относительно номинальной частоты. Анализатор содержит преобразователь 1 Гильберта, интеграторы 2 и 3, блок управления 4, перемножители 5 - 8, блоки усреднения 9 и 10, инвертор 11, сумматоры 12 - 14, интегрирующие усилители 15 и 16, ключи 17 и 18 сброса, ключи 19 и 20 передачи, квадраторы 21 и 22, блок сравнения 23 и блок памяти 24 номера отсчета. Цель достигается за счет обеспечения формирования сигнала тактовой частоты, фаза которого подстроена под характеристические моменты анализируемого многочастотного сигнала. 1 з.п. ф-лы, 2 ил.

|ДУ второго сумматора подключен выход |четвертого перемножителя, первый вхо JKOToporo соединен с вторым входом (первого перемножителя и с первым выводом дополнительного интегратора, |второй выход которого соединен с вторыми входами третьего и четвертого |перемножителей, а вход интегратора (соединен с входом дополнительного Интегратора через преобразователь Гильберта, входы управления дополнительного интегратора соединены с со- |ответствующими входами интегратора, причем управления первого и iBToporo ключей сброса подключены к (первому дополнительному выходу блока (управления, а входы управления пер

выходом блока усреднения.

. . .

39

39

I

39

Фиг.2