Устройство для обнаружения ошибок в дискретной последовательности Советский патент 1990 года по МПК G06F11/28 

Изобретение относится к автоматике и вычислительной технике, может быть использовано для контроля динамики дискретных процессов в сложных программно-управляемых системах и комплексах и является дополнительным к авт,ев, № 1485252.

Цель изобретения - повышение достоверности работы.

На фиг.I изображена функциональная схема устройства; на фиг, 2 - функциональное построение формирова- телей импульсов; на фиг, 3 - временные диаграммы, поясняющие работу устройства.

Устройство содержит (фиг,1) первый 1 и второй 2 блоки памяти,группу 3 элементов И 4, группу 5 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6, первый 7, второй 8 и третий 9 элементы ИПИ-НЕ,первы14 10 и второй 11 формирователи импульсов, триггер 12, первый 13 и второй 14 счетчики, генератор 15 тактовых импульсов. Формирователь 10(11) со- держит ЕС-цепочку 16 и триггер 17 Шмидта,

Настройка устройства на операционную среду конкретного объекта контроля осуществляется следующим

образом.

Весь ЦИ1Ш функционирования контролируемого объекта разбивается на ряд последовательных этапов ,. характеризующихся определенной ком- бинацией значений какой-либо группы двоичных сигналов X (t), и для каждого этапа S формируется динамический инвариант этапа, где

+1 - если S; карактериэуется

значением Xj(t) 0; О - если SI допускает измене« i

ние значения X;(t) на

этапе.; --1 - если S , характеризуется

значением Xj(t) I. Разбиение осуществляется таким Образом, чтобы выполнялось условие разг личимости соседних этапов V;9 С ).

Послр того, как выполнено такое раз биение и весь рабочий цикл контролируемого объекта- однозначно представ ,лен последовательностью различимы : этапов Si (,ra;), ирс динамические инварианы (i ; (of,, о,.,) заносятся по последовательшлм адресам первого блока 1 памяти таким образо что знаковые первые разряды соответ

5

О

5

0

5

ствующих элементов , представленных в памяти в дополнительном коде двухбитными комбинациями. 01 (+Г), 00(0) и 11 (-1), выбираются из памяти по второй группе выходов, а разряды модуля - по первой. По соответствующим адресам второго .блока 2 памяти при этом заносятся двоичные числа 1|, определяемые в соответствии с выражением

1; 2- Т /Т,

где ТI - предельно допустимая длительность i-ro этапа программного цикла; Т - период следования тактовых

импульсов;

п - разрядность второго счетчика 14.

Величина п должна быть достаточной .для того, чтобы все принимали строго положительные значения, т.е. п log ( (j. Для этапов S,, длительность которых не регламентируется (например, если длит&чг,- ность данного этапа не может априорно быть ограничена какой-либо Ликси- рованной величиной, поскольку зависит от внешних факторов), по соответ- ствуюпщм адресам второго блока памяти 2 заносят 0.

Устройство работает следующим образом.

Перед началом программного цикла контролируемой системы сигналом нулевого уровня по входу начальной установки триггер 12 и первый 13 и второй 14 счетчики сбрасываются в нуль. При этом по первой и второй группам выходов первого блока .1 памяти выбираются соответственно биты модуля и биты знака компонент динамического инварианта первого этапа (х,, соответствующего исходному состоянию контролируемой системы. Перед началом программного цикла контролируемой систем1з1 сигнал нулевого уровня с входа начальной установки снимается и устройство переходит в активное состояние, начиная отслеживать последовательность этапов. Для этого с помощью элементов И 4 и ИСКЛЮЧАЩЕЕ ИЛИ 6 двоичные сигналы X (t),-поступающие на информационные входы устройства, логически умножаются на биты модуля и суммируется по модулю два со знаковыми битами соответствующих элементов . При этом, пока уровни сигналов X,:(t) соответствуют установленным для первого этапа (т.е. Xj(t) 1, если -1, и Xj(t) О, если +1J, на выходах элементов ИСКЛЮЧАЩЕЕ ИЛИ 6 группы 5 сохраняется нулевой уровень. Появление же сигнала единичного уровня на выходе хотя бы одного элемента ИСКЛК ЧАЮЩЕЕ ИЛИ 6 рассматривается как окончание первого этапа, В этот момент (t на г,3) логическая 1 на выходе первого элемента ИЛИ-НЕ 7 сменяется нулем, С задержкой на выходе-первого формирователя 10 импульсов также устанавливается логический .О (постоянная времени RC- цепочки 16 первого формирователя выбирается таким образом, чтобы исключить влияние переходных процессов и кратковременных импульсных помех). По срезу сигнала на выходе первого формирователя JO содержимое первого счетчика 13 увеличивается н.а единицу Тем самым из первого блока 1 памяти выбирается динамический инвариант 0, соответствующий второму этапу программного цикла, а из второго блока 2 памяти - двоичная константа l, которая нулевым уровнем сигнала, приходя-цего на вход управления предустановкой, заносится во второй счетчик 14. Если текущие уровни сигналов X,(t) соответствуют установленным для второго этапа, то на выходах всех элементов ИСКЛЮЧАЩЕЕ ИЛИ 6 устанавливается нулевой уровень. При этом на выходе первого элемента ИЛИ-НЕ 7 и с за,цержкой г первого формирователя 10 вновь устанавливаются уровни логической 1. На выходе второго формирователя 11 импульсов все это время сохраняется сигнал единичного уровня, поскольку постоян- ная времени RC-цепочки второго формирователя 1 1 импульсов выбирается в два раза больше постоянной времени первого формирователя 10 импульсов. С появлением логической 1 на выходе первого формирователя 10 второй счетчик 14 переводится в счетный режим и, если 1 4 О, то иггщульсы от генератора 15 через третий элемент ИЛИ-НЕ 9, поступающие на счетный вход второго счетчика 14, непрерывно увеличивают его содержимое, пока вновь на выходе одного иэ элементов ИСКЛЮЧАЩЕЕ ИЛИ б не появится сигнал единичного уровня, свидетельствукнций

о начале следующего этапа программно- ,го цикла. При этом вновь, сформируется логический О на выходе первого формирователя 10 импульсов, и описанный процесс повторяется для третьего этапа, четвертого и т,д. Если дли тельность какого-либо этапа програм- . много цикла превысит величину Т , то

Q содержимое второго счетчика 14, постоянно наращиваясь, достигнет величины 2 (начальное эначение, 1, второго счетчика 14 вычисляется для каждого этапа , что обеспечивает

5 появление единицы в старшем п-м разряде через k тактов, где k Т, /Тд), При этом логическая 1 с выхода старшего разряда второго счетчика 14, поступая на вход третьего эле0 мента ИЛИ-НЕ 9, блокирует дальнейшее поступление тактовых импульсов на счетный вход второго счетчика 14 и, появляясь на выходе динамической ошибки устройства, свидетельствует

5 о нарушении ограничений на дпитель- ность соответствующего этапа. Если для какого-либо этапа О, т,е, длительность этапа не регламентируется, то логической с Бгпход, второго элемента ИЛИ-НЕ 8 подача тактовых импульсов ка счетный вход второго счетчика 14 блокируется с. самого начала, при этом содержимое сче - чика не изменяется и контроля длительности этапа не производится. На выходе логической ошибки устройства сигнал появляется в том случае, когда на каком-либо этапе увеличение на единицу содержимого первого счетчика 13 не обеспечивает восстапоняте- ние лог ческих О на BbKop,ayi всех элементов ИСЮТЮЧАЮЩЕЕ ИЛИ 6, т.е. уровень какого-либо сигнала Xi(l:) отличается от требуемого для этапа. В этом случае низкий уровень на выходе элемента ИЛИ-НЕ 7 сохраняется в течение более длительного времени , за которое триггер 17 Шмидта второго формирователя 1 Г им0 пульсов успевает переключиться,Низким уровнем по установочному входу триггер 12 переводится в единичное состояние, формируя при этом сигнал единичного уровня на выходе логичес- 5 кой ошибки устройства и дополнительном входе первого элемента ИЛИ-КЕ 7, Тем самым дальнейшее отслеживание этапов блокируется, а на информационных выходах устройства фиксирует0

5

0

5

ся номер этапа, на котором обнаружена ошибка.

Формула изобретения Устройство для обнаружения ошибок в дискретной последовательности по авт.св. № 148.5252, Л и ч а го- щ е е с л тбм, что, с целью повышения достоверности работы устройства, в него введены второй блок памяти, второй счетчик, два элемента ИЛИ-НЕ, генератор тактовых импульсов причем группа адресных входов второго блока памяти подключена к группе выходов первого счетчика, группа выходов второго блока памяти соеди- I нена с группой входов второго элеL.J.IJ

мента ИЛИ-НЕ и группой установочных &ХОДОВ второго счетчика, вход рез- решения установки и счетный вход которого соединены соответственно с выходом первого формирователя импульсов и выходом третьего элемента ИЛИ-НЕ, первый, второй и третий входы KOTopoi o подключены соответственно к выходу генератора тактовых импульсов, выходу второго элемента ИЛИ-НЕ и выходу старшего разряда второго счетчика, вход начальной установки второго счетчика подключен к установочному входу устройства, .выход старшего разряда второго счетчика является вторым выходом ошибки устройства.

Изобретение относится к автоматике и вычислительной технике, может быть использовано для контроля динамики дискретных процессов в сложных программно-управляемых системах и комплексах и является усовершенствованием изобретения по авт.св. N 1485252. Целью изобретения является повышение достоверности. Устройство содержит первый 1 и второй 2 блоки памяти, группу 3 элементов И 4, группу 5 элементов Исключающее ИЛИ 6, первый 7, второй 8 и третий 9 элементы ИЛИ-НЕ, первый 10 и второй 11 формирователи импульсов, триггер 12, первый 13 и второй 14 счетчики и тактовый генератор 15. Устройство отслеживает последовательность этапов программного цикла контролируемого объекта, сигнализируя о логической ошибке, если наблюдаемая последовательность этапов отличается от программно обусловленной, и о динамической ошибке, если нарушены ограничения на длительность этапа. 3 ил.

Редактор М.Келемеш

Т,ti

Фиг.З

Составитель И.Сафронова

Техред А.Кравчук Корректор М,Кучерявая