Устройство для отладки программ Советский патент 1990 года по МПК G06F11/28 

Изобретение относится к вычислительной технике и может быть использовано для контроля за выполнением программ в ЭВМ и при создании специализированных устройств, предназначенных для отладки программ.

Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения прерьшания по заданному адресу, запоминания значения данньпс по этому адресу и определения типа обмена.

На фиг.1 приведена структурная схема устройства для отладки программ; на фиг.2 - структурная схема формирователя сигналов прерьшания; на фиг.З - временные диаграммы чтения и записи регистров устройства; на фиг.4 - временные диаграммы вьща- чи сигналов прерьшания.

Устройство содержит первый I и второй 2 регистры, блок 3 сравнения, мультиплексор 4, первый элемент И 5, третий регистр 6, дешифратор 7, регистр 8 вектора прерывания, формирователь 9 сигналов прерьшания, триггеры 10-16, элементы И 17-26, элементы ИЛИ 27 и 28, элемент И-НЕ 29, элене йт ИЛИ-НЕ 30, элемент 31 задержки, информационный вход 32 устройства, вход 33 синхронизации устройства, вход 34 записи устройства, вЯод 35 чтения устройства, вход 36 выбора типа прерываний устройства, вход 37 разрешения прерывания устройства, вход 38 разрешения останова устройства, выход 39 сброса признака адреса устройства, выход 40 идентифика- , цин данных устройства, выход 41 идентификации адреса прерьшания

СП

со

4ib

сл

4

Р5

10

31594546

устройства, выход 42 запроса на прерывание устройства, выход 43 останова устройства, выход 44 разрешения прерьгоания устройства. Формиро- i ватель 9 сигналов прерывания (фиг,2) содержит триггеры 45 и 46, элемен- ты И 47-51, элементы ИЛИ 52 и 53, элементы И-НЕ 54 и 55, вход 56 идентификации адреса прерьшания формирователя, вход 57 синхронизации обме- на формирователя, вход 58 маскирования прерьшания формирователя, вход 59 выбора типа прерьшания формирователя, вход 60 разрешения прерьгоания формирователя, вход 61 разрешения останова формирователя, вход 62 установки формирователя, выход 63 идентификации прерывания формирова- |геля, выход 64 запроса на прерьша- Юш формирователя, вькод 65 сигна- |ш останова формирователя, выход 66 идентификации данных формировате- ЛЯэ выход 67 разрешения прерывания формиров ат еля.

Устройство работает следующим Образом.

Информационное взаимодействие йежду устройством для отладки про15

вторые входы этих элементов поступа ют сигналы выборки регистров с деши ратора 7. На выходах элементов 18-2 вырабатываются сигналы для управлен мультиплексором 4, который имеет че ре информационных и четыре управляю щих входа. Информация на выходе мул типлексора появляется с одного из и формационных каналов при подаче на соответствующий ему управляющий вход

л я

Сигнал синхронизации записи с вх да 34 поступает на элементы И 17 и 21. на вторые входы этих элементов

20

25

поступают сигналы с первого и третье го выходов дешифратора 7. На выходах этих элементов формируются сигналы записи в первый регистр 1 (триггеры 10-13 соответственно).

Таким образом, первый регистр 1 и триггеры 10-13 управления доступны по чтению и записи, а второй регистр только по чтению. Сигналы выборки с выхода дешифратора 7 собираются на элементе ИЛИ 27 и поступают на инфор мационный вход триггера 14. По сигналу синхронизации обмена входа 33 устройства триггер 14 (если обраще: ,-,т.« --j-- j .( 1 veujiM ооращв-

ISr J - Устрсйс„а контроля)

фали адрес/данные (информационный вход-выход 32 устройства). Магистраль работает в режиме разделения Времени: сначала передаются адреса, - Затем данные. Возможны следующие Процедуры обмена; чтение регистра устройства; запись в регистр устройства; чтение вектора прерывания (безадресный обмен). Для процессора $ВМ программно доступны с/гедующие Е|егистры5 первый регистр Г, второй регистр 2, триггеры 10-13 управления.

В первый регистр . 1 заносится адр«гс, по которому необходимо прервать выполнение программы. Второй регистр 2 служит для записи данных, которые бьши на магистрали при обмене по адресу, занесенному в первый регистр Триггеры 10-13 служат дпя управления устройством.

Адрес каждого обмена запоминается liia время обмена в регистре 6 по налу синхронизации О13мена (вход 33 устройства). Дешифратор 7 опознает адреса регистров контроля и вьщает сигнап выборки высоким уровнем на .- соответствующем выходе. Сигнал синхронизации чтения (вход 35 устройства поступает на элементы И 18-20, на

35

40

45

50

55

вьщает сигнал ответа на выходе 39 устройства,который сбрасываетсясигна лами чтения ипи записичервз элемент И-НЕ 29. Сигнал с выхода триггера 14 устанавливает в О триггер 15, 0030 божденньй на время обмена по входу установки 1 сигналом синхронизации обмена. Таким образом разрешается вьщача сигнала ответа по данным при обращении к регистрам устройства, элементу И 25. На элементе И 26 вырабатывается сигнал ответа по данным при чтении вектора прерывания. Резуль тирующий сигнал идентификации данных с элемента ШШ-НЕ 30 въщается на выхо де 40 устройства. Триггер 16 и эле- мент ИЛИ 28 формируют строб записи во второй регистр 2, чтобы обеспечить достоверность записываемых данных, запись производится по началу сигнала записи и по концу сигнала чтения.

По начальной установке сигнал с вы хода триггера 10 блокирует работу -:. триггеров 11-13 и формирователя 9 сигналов прерывания. В триггер 11 заносится информация о срабатывании устройства. Триггер 12 используется для управления маскированием вьщачя прерьшаний. В триггер 13 заносится

10

5

вторые входы этих элементов поступа- ют сигналы выборки регистров с дешифратора 7. На выходах элементов 18-20 вырабатываются сигналы для управления мультиплексором 4, который имеет четыре информационных и четыре управляющих входа. Информация на выходе мультиплексора появляется с одного из ин-г формационных каналов при подаче на соответствующий ему управляющий вход

л я

Сигнал синхронизации записи с входа 34 поступает на элементы И 17 и М 21. на вторые входы этих элементов

0

5

поступают сигналы с первого и третьего выходов дешифратора 7. На выходах этих элементов формируются сигналы записи в первый регистр 1 (триггеры 10-13 соответственно).

Таким образом, первый регистр 1 и триггеры 10-13 управления доступны по чтению и записи, а второй регистр только по чтению. Сигналы выборки с выхода дешифратора 7 собираются на элементе ИЛИ 27 и поступают на информационный вход триггера 14. По сигналу синхронизации обмена входа 33 устройства триггер 14 (если обраще --j-- j .( 1 veujiM ооращв-

О - Устрсйс„а контроля)

О - Устрсйс„а контроля)

5

0

5

0

5

вьщает сигнал ответа на выходе 39 устройства,который сбрасываетсясигна- лами чтения ипи записичервз элемент И-НЕ 29. Сигнал с выхода триггера 14 устанавливает в О триггер 15, 0030- божденньй на время обмена по входу установки 1 сигналом синхронизации обмена. Таким образом разрешается вьщача сигнала ответа по данным при обращении к регистрам устройства, элементу И 25. На элементе И 26 вырабатывается сигнал ответа по данным при чтении вектора прерывания. Результирующий сигнал идентификации данных с элемента ШШ-НЕ 30 въщается на выходе 40 устройства. Триггер 16 и эле- мент ИЛИ 28 формируют строб записи во второй регистр 2, чтобы обеспечить достоверность записываемых данных, запись производится по началу сигнала записи и по концу сигнала чтения.

По начальной установке сигнал с выхода триггера 10 блокирует работу -:., триггеров 11-13 и формирователя 9 сигналов прерывания. В триггер 11 заносится информация о срабатывании устройства. Триггер 12 используется для управления маскированием вьщачя прерьшаний. В триггер 13 заносится

информация о типе обмена на магистрали при срабатьшании устройства кант- роля. Программная запись 1 в триггеры 10-12 разрешает работу устройства контроля. В этом случае на выходе элемента И 23, а следовательно, на третьем входе первого элемента И будет 1. Блок 3 сравнения в каждом обмене сравнивает информацию в первом регистре 1 и адрес, запомненный в регистре 6. При их совпадении на выходе блока 3 сравнения появляется сигнал высо - кого уровня И; таким образом, по стробу на выходе элемента ИЛИ 28 производится.запись данных во второй регистр 2, с брасьшается триггер 12, а в триггер 13 записьшается состояние сигнала синхронизации записи (т.е.,фактически записывается информация о типе обмена на магистрали). Если триггеры 10 и 11 находятся в состоянии 1, то на входе 62 установки формирователя 9 и, следовательно, на инверсном входе элемента ИЛИ 52 будет 1. Таким образом триггер 45 будет отпущен по входу установки О (на других входах элемента 52 О). По сигналу; синхронизации обмена, поступающему на вход 57 формирователя 9, триггер 45 записывает поступающий на вход 56 формирователя идентификации адреса прерьюания с выхода элемента И 24. Если блок 3 сравнения опознает адрес, по которому необходимо прервать выполнение программьд, то на входе 57 формирователя 9 будет 1 и триггер 45 установится в 1, элемент И 47 отключит ему вход синхронизации и триггер 45 останется в этом состоянии, пока его не сбросят сигналами обработки прерьтания или записью в триггер 10 О. Сигнал с выхода триггера появится также на информациоином выходе 41 идентификации адреса прерывания устройства.

Если триггер 12 находится в состоянии 1, т.е. выдача сигналов прерывания разрешена, то через элемент И 48 сигнал с выхода триггера 45 появится на первых входах элементов И-НЕ 54 и 55. В зависимости от сигнала на входе 59 выбора типа прет

рывания формирователя 9, который поступает на вторые входы элементов И-НЕ, будет ввдан сигнал запроса v препьтание на выходе 64 или сигнална выходе 65 останова процессора. Если выбран режим вьщачи запроса на прерьшание, то сигнал с выхода эле- мента 54 установит в 1 триггер 46, а сигнал с входа 37 разрешения прерывания устройства не будет транслироваться на выход 44 разрешения прерьюания устройства. Теперь сигнал

0..разрешения прерьшания через элемент И 49, с выхода 66 идентификации данных при чтении вектора прерывания- формирователя 9 поступит на четвертый управляющий вход мультиплек5 сора 4 для вьщачи вектора прёрьгоа- ния и на второй вход элемента И 26 дпя выдачи сигнала ответа по данным. Кроме того, этот сигнал через элемент ИЛИ 52 сбросит триггер 45. Если выб0 ран режим выдачи сигнала останова, то триггер 45 будет сброшен сигналом с входа 61 формирователя сигналов прерьгаания.

На .диаграммах (фиг.4) вьщачи сиг5 налов прерывания в левой части показана вьщача сигнала останова в цикле чтения, в правой - сигнала запроса на прерьшание в цикле записи.

Предлагаемое устройство позволяет

0 прерывать вычислительный процесс по заданному адресу, запоминать данные по этому адресу, определять тип обмена (запись или чтение). Устройство контроля может выдать ЭВМ два типа управляющих сигналов: сигнал останова и сигнал запроса на прерывание. Имеется возможность замаскировать вьщачу этих сигналов и, таким образом, производить отладку программ

л в режиме реального времени.

Формула изобретен и-я

1.Устройство для отладки программ, 5 содержащее первый и второй регистры, блок сравнения, мультиплексор, первый элемент- И, причем информационный вы- ход первого регистра соединен с первым входом блока сравнения, первым л информационным входом мультиплексора, выход равенства блока сравнения соединен с первым входом первого элемента И, выход которого соединен с входом записи второго регистра, выход которого соединен .с вторым информационным входом мультиплексора, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения прерьюа5

ния по заданному адресу, запоминани значения данных по этому адресу и оределения типа обмена, в устройство введены третий регистр, дешифратор, регистр вектора прерьшания, семь тригге ров, формирователь сигналов прерывания, десять элементов И, два I элемента ИЛИ, элемент И-НЕ, элемент ИЛИ-НЕ и элемент задержки, причем :информационные входы-выходы устройс i на через двустороннюю магистраль I соединены с информационными входами ) первого, второго и третьего регист- :ров и первого второго и третьего :триггеров, выход третьего регистра ;соединен с вторым входом схемы срав ; нения и входом дешифратора, пер- ;вый выход которого соединен с пря- MiniMH входами второго и третьего :элементов Икс первым входом пар- :вого элемента ИЛИ, прямые выходы :первого, второго, третьего и чет- :вертого триггеров соединены с третьим информационным входом муль- /типлексора, вход синхронизации ;,устройств а соединен с входом записи :третьего регистра, с входом синхронизации формирователя сигналов прерывания, с тактовым входом пятого триггера, с единичным входом шестого триггера и с нулевым и информационным входами седьмого триггера, второй выход дешифратора соединен с прямым входом четвертого элемента И и с вторым входом первого элемента ШШ, выход которого соединен с информационным входом пятого триггера, третий выход дешифратора соединен с прямыми входами пятого и шестого элементов И и с третьим входом первого элемента ИЛИ, вход сигнала записи устройства соединен с инверсными входами второго и шестого элементов И, с информационным входом четвертого триггера, с первым входом элемента И-НЕ и с инверсным входом второго элемента ИЛИ, выход которого соедине с вторым входом первого элемента И, выход которого соединен с первым входом седьмого элемента И и через элемент задержки - с тактовым входом четвертого триггера, вход сигнала чтения устройства соединен с инверсными входами третьего, четвертого и пятого элементов И, с вторым входом элемента И-НЕ и с тактовым входом седьмого триггера, инверсный выход которого соединен с прям)м входом

0

5

0

5

0

5

0

5

0

5

второго элемента ШШ, прямой выход первого триггера соединен с первым входом восьмого элемента И и с входом установки формирователя сигналов Прерывания, прямой выход второго триггера соединен с вторым входом восьмого элемента И и с первым входом девятого элемента И, выход кото-, рого соединен с входом идентификации адреса формирователя сигналов прерывания, выход элемента И-НЕ соединен с входом установки нуля пятого триггера и с первым входом десятого элемента И, выход которого соединен с первым входом элемента ИЛИ-НЕ, вход признака чтения устройства соединен с инверсным входом одиннадцатого элемента И, выход которого соединен с вторым входом элемента ИЛИ-НЕ, выход которого является выходом данных идентификации данных устройства, инверсный выход пятого триггера соединен с нулевым входом шестого триггера и является выходом сброса устройства, выход равенства блока сравнения соединен с вторым входом девятого элемента И, выход восьмого элемента И соединен с третьим входом первого элемента И, выход шестого элемента И соединение тактовыми входами первого, второго и третьего триггеров, выход регистра вектора прерьшания соединен с четвертым информационным входом мультиплексора, выход которого через двустороннюю магистраль соединен с информационным выходом устройства, выходы второго, третьего, четвертого и пятого элементов И соединены соответственно с входом записи первого регистра, с первым, вторым и третьим управляющими входами мультиплексора, инверсный выход первого триггера соединен с нулевыми входами третьего и четвертого триггеров и с вторым- -; входом седьмого элемента И, выход которого соединен с нулевым входом второго триггера, прямой выход третьег.о триггера соединен с входом маскирования формирователя сигналов прерьшания, выход идентификации данных которого соединен с прямым входом один- - надцатого, элемента И и с четвертым зтравляюшда входом мультиш: ексора, выход шестого триггера соединен с вторым входом десятого элемента И, входы выбора типа прерывания, разрешения прерьшания и разрешения останова устройства соединены с соответствующими входами формирователя сигналов прерьшания, выходы признака идентификации прерьшания, запроса на прерьшание, останова и разрешения прерьшания формирователя сигналов прерывания являются соответствующими выходами устройства.

2.Устройство по П.1, отлит -

чающееся тем, что формирователь сигналов прерывания содержит первый и второй триггеры, пять элементов И, два элемента ИЛИ и два элемента И-НЕ, причем входы идентифика- ции адреса, синхронизации обмена, маскирования прерьшания, выбора типа прерьюания, разрешения прерьшания, разрешения останова, установки формя- рователя соединены соответственно с информационньм входом первого триггера, с прямым входом первого элемента И, с первым входом второго элемента И, с первым прямым входом третьего элемента И, с инверсным входом третье го элемента И, с первым инверсным входом четвертого элемента И, с инверсным входом первого элемента ИЛИ, выход первого элемента И соедийен с тактовым входом первого триггера, прямой выход которого соединен с инверсным входом первого элемента И и с вторым входом второго элемента И и является выходом признака иден0

о О

тификации прерьшания формирователя, выход второго элемента И соединен с первым входом первого элемента И-НЕ, с прямым входом второго элемента И-НЕ, с вторым прямым входом третьего элемента И и с вторым входом пятого элемента И, выход которого соединен с единичным входом второго триггера, вход разрешения прерьшания формирователя соединен с инверсным входом третьего элемента И, с нуле вым входом второго триггера и прямым входом второго элемента ИЛИ, инверсный выход второ.го триггера соединен с -инверсным входом второго элемента ИЛИ, выход которого является выходом разрешения прерывания устройства, вход выброса типа прерьгеания формирователя соединен с вторым входом перг вого элемента И-НЕ, с инверсным входом второго элемента И-НЕ, с вторым инверсным входом четвертого элемента И, выход которого соединен с первым прямым входом первого элемента ИЛИ, выход которого соединен с нулевым входом первого триггера, выход третьего элемента И соединен с вторым входом первого элемента ИЛИ и является выходом идентификации данных формирователя, вьиоды первого и второго элементов И-НЕ являются соответственно выходами запроса на прерывание и останова формирователя.

Вшход ЗЛ.28

36 1,2

r

Изобретение относится к вычислительной технике и может использоваться для контроля за выполнением программ в ЭВМ. Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения прерывания по заданному адресу, запоминания значения данных по этому адресу и определения типа обмена. Устройство содержит три регистра, блок сравнения, мультиплексор, одиннадцать элементов И, дешифратор, регистр вектора прерывания, формирователь сигналов прерывания, семь триггеров, два элемента ИЛИ, элементы ИЛИ-НЕ, И-НЕ, элемент задержки. Устройство позволяет прерывать вычислительный процесс по заданному адресу, запомнить данные по этому адресу, определить тип обмена, провести отладку программ в режиме реального времени. 1 з.п.ф-лы, 4 ил.