Адресный формирователь Советский патент 1990 года по МПК G11C8/00 G11C8/12 

ИЛИ 3 с управляемым выходом и элементы НЕ А. В режиме программирования дополнительного дешифратора (на упрапяющем входе элемента ИЛИ уровень лог. О) на соответствующий адресный вход подается повышенный уровень напряжения. Питание элемента ИЛИ также осуществляется повышенным напряжением. Логические сигналы на других адресных входах формирователя

воспринимаются элементом ИЛИ как сигналы лог. О. На выходе соответствующего элемента И НЕ формируется уровень лог. О, тогда как на всех остальных выходах - синалы уровня лог. 1. Это позволяет обеспечить разность напряжений, необходимую для пережигания плавкой перемычки дополнительного адресного дешифратора ЗУ, 3 ил.

Изобретение относится к вычислительной технике, а именно к схемам адресации цифровых накопителей информации, и может быть применено в запоминающих устройствах с резервированием. Цель изобретения - снижение энергопотребления адресного формирователя. Формирователь содержит элементы И-НЕ 1 и 2, элемент ИЛИ 3 с управляемым выходом и элементы НЕ 4. В режиме программирования дополнительного дешифратора (на управляющем входе элемента ИЛИ уровень лог."О") на соответствующий адресный вход подается повышенный уровень напряжения. Питание элемента ИЛИ также осуществляется повышенным напряжением. Логические сигналы на других адресных входах формирователя воспринимаются элементом ИЛИ как сигналы лог "О". На выходе соответствующего элемента И-НЕ формируется уровень лог."О", тогда как на всех остальных выходах - сигналы уровня лог."1". Это позволяет обеспечить разность напряжений, необходимую для пережигания плавкой перемычки дополнительного адресного дешифратора ЗУ. 3 ил.

Изобретение относится к вычислительой технике, а именно к схемам адресации ифровых накопителей информации, и моет быть применено в запоминающих устойствах с резервированием.

Цель изобретения - снижение энергоотребления формирователя.

На фиг. 1 приведена структурная схема дресного формирователя: на фиг. 2 - варинт электрической схемы элемента ИЛИ; на иг, 3 - схема адресного формирователя с одной из ячеек дешифратора.

Адресный формирователь содержит элементы И-НЕ 1 и 2, элемент ИЛИ 3 с управляемым выходом, элементы НЕ 4.

Элемент ИЛИ 3 имеет управляющий вход 5 и стабилитрон б и многоэмиттерный р-п-р транзистор 7.

Предлагаемое устройство предназначено для формирования адресных сигналов на входы основного дешифратора 8 и резервного дешифратора микросхемы памяти. Резервный дешифратор состоит из ячеек 9, содержащих плавкие перемычки 10, с помощью которых осуществляется программирование резервного дешифратора, элемент И 11, диоды 12.

Кроме основной функции - формирования адресных сигналов на входы дешифраторов - адресный формирователь формирует напряжение программирования резервного дешифратора, необходимое Для пережигания перемычек 10.

Формирователь работает следующим образом-.

В режиме программирования резервного дешифратора на вход 5, являющийся входом разрешения программирования формирователя, подается уровень напряжения лог. О, а на аноды диодов 12 программируемой ячейки 9 резервного дешифратора подается повышенный уровень напряжения, необходимый для пережигания перемычек 10. На шину питания элемента ИЛИ 3 также подается повышенный уровень напряжения, допускающий открывание стабилитрона. При напряжении

питания элемента ИЛИ 3, используемого в рабочем режиме, стабилитрон 6 закрыт.

В каждый момент времени может пережигаться только одна перемычка 10, так как

пережигание производится большим током. Если пережигать сразу несколько перемычек, то может перегореть шина питания микросхем. Пережигание перемычек 10 каждой ячейки 9 производится последовательно.

Для определенности рассмотрим работу устройства при пережигании перемычек 10, соответствующей разряду А. В этом случае на адресный вход Ai подается логический сигнал, соответствующий значению i-ro разряда, записываемого в ячейку 9 адреса. Причем уровень лог. 1 этого сигнала является повышенным по сравнению с уровнями 1, используемыми в рабочем режиме. На все остальные входы, кроме i-ro, подаются сигналы, инверсные сигналу на входе А|. Уровень лог. 1 на этих входах является обычным, используемым в рабочем режиме, который воспринимается элементом ИЛИ 3 как уровень лог. О из-за наличия стабилитрона 6.

Таким образом, при записи в 1-й разряд 1 на соответствующем входе элемента ИЛИ 3 будет 1, а на остальных входах О.

При записи О на 1-м входе элемента ИЛИ 3 будет О, а на остальных входах уровень лог. 1 рабочего режима, воспринимаемый элементом ИЛИ 3 как О. На инверсном выходе элемента ИЛИ 3 будет сигнал Ai,a на

прямом - А|. В результате на вторые входы элементов И-НЕ 1 и 2, относящихся к 1-му разряду, поступает такая же информация, которая была на их первых входах, т.е. в этом разряде адресный формирователь на

своих входах пропускает информацию, поступившую на соответствующий адресный вход. На вторые входы элементов И-НЕ 1 и 2 разрядов, кроме i-ro, с выходов элемента ИЛИ 3 поступают сигналы, инверсные сигналам на их первцх входах, поэтому на выходах всех эти) элементов И-НЕ 1 и 2 устанавливается высокий уровень лог. 1.

Так как на аноды диодов 12 подан также высокий уровень, то перемычки 10, соответствующие разрядам, кроме i-ro, на данном этапе программирования не пережжены. В 1-м разряде на одном из выходов формирователя установлен О, а на другом 1 в соответствии с сигналом на входе Ai. Перемычка 10, на которую подан О с выхода i-ro разряда формирователя, перегорает, а перемычка 10, на которую подана 1, остается целой, что и определяет значение i-ro разряда адреса, записываемого в ячейку 9 резервного дешифратора.

В адресном формирователе повышенное напряжение питания используется только в одном элементе ИЛИ 3, а остальные элементы питаются обычным напряжением, используемым в рабочем режиме.

В рабочем режиме на вход разрешения записи адресного формирователя подается сигнал 1, закрывающий стабилитрон 6. В результате оба выхода элемента ИЛИ 3 переходят в состояние с высоким выходным сопротивлением или лог. 1. На выходы адресного формирователя по всем разрядам проходит информация с его входов.

Формула изобретения

Адресный формирователь, содержащий элементы И-НЕ первой группы, первые входы которых являются адресными входами формирователя, элементы И-НЕ второй группы, выходы которых являются выходами формирователя, элементы НЕ, входы которых подключены к первым входам

соответствующих элементов И-НЕ первой группы, выходы элементов НЕ подключены к первым входам соответствующих элементов И-НЕ второй группы, отличающийс я тем, что, с целью снижения энергопотребления адресного формирователя, он содержит элемент ИЛИ с управляемым выходом, информационные входы которого подключены к первым входам элементов ИНЕ первой группы, вход управления элемента ИЛИ с управляемым выходом является входом разрешения программирования формирователя, прямой и инверсный выходы элемента ИЛИ с управляемым выходом подключены соответственно к вторым входам элементов И-НЕ второй группы и к вторым входам элементов И-НЕ первой группы.