Устройство формирования амплитудно-фазово-модулированных сигналов Советский патент 1990 года по МПК H04L27/20 

эо

ГС

Изобретение относится к электросвязи и может использоваться в пере- даюишх системах радиосвязи и передачи данных.5

Цель изобретения - сокращение спектра формируемого сигнала.

На чертеже приведена структурная электрическая схема устройства форми- рования амплитудно-фазово-модулиро- ю ванных сигналов.

Устройство формирования амплитуд- но-фазово-модулированных сигналов содержит блок 1 выделения фронтов, первьй цифроаналогоБый преобразова- 15 тель 2, запоминагаций блок 3, делитель 4 частоты и реверсивный счетчик 5 импульсов, а также триггер 6, преобразователь 7 кода, второй Щ1фро- аналоговый преобразователь 8, накап- 20 ливакяций сумматор 9 и фазовращатель 10.

Устройство формирования амплитуд- но-фазово-модулированных сигналов работает следую 11;им образом. 25

На второй управляющий .вход устройства поступает текущий код формируемой частоты, а на тактовый вход - опорная частота. В каждом периоде опорной частоты в накапливающем сум- зо маторе 9 формируется новое значение кода фазы формируемого сигнала, представляющее собой сумму предшествующего значения кода и текущего. Второй выход накапливающего сумматора 9 яв- ляется выходом старшего разряда кода фазы формируемого сигнала, первый выход - выходом остальных старших разрядов, а третий выход может быть выходом переноса накапливающего сум- Q матора 9.

Фазовращатель 10 и преобразователь 7 кода не инвертируют сигналы с выходов накапливающего сумматора 9 при наличии на их других входах сиг- дЗ нала логического О, а при наличии сигнала логической 1 инвертируют. Второй цифроаналоговый преобразователь 8 преобразует поступаюпкий на его вход код в аналоговое напряжение. Q

В исходном состоянии - установившаяся пауза (логический О) на информационном входе устройства на выходе триггера 6 имеется сигнал логического О, вызываюищй появление сигнала логического О на выходе .блока 1 выделения фронтов. Этот сигнал запирает, делитель,4 частоты н соответственно реверсивный счетчик 5

имупльсов, на первых выходах которого имеется сигнал логической 1, т.е число, записанное в нем, имеет максимальное значение, которому соответствует максимальное значение кода на выходе запоминающего блока 3. При |Этом сигнал с выхода второго цифро- |аналогового преобразователя 8 прохо- пит через первый цифроаналоговый преобразователь 2 с единичным коэф- фи1Ц ентом передачи с

При поступлении на информационный вход устройства логической 1 на выходе блока 1 вьщеления фронтов также появляется сигнал логической 1 , отпирающий делитель 4 частоты. Коэффициент деления последнего обратно пропорционален скорости манипуляции и определяется кодом скорости манипуляции , установленным на первом управляющем входе устройства. Последовательность поделенных импульсов, пост паюших от накапливающего сумматора 9 поступает на первый вход реверсивного счетчика 5, на втором (реверсирующем) входе которого по нулевому сигналу с выхода триггера 6 установлен режим обратного счета. Код на первых выходах реверсивного счетчика 5 импульсов умен1-.шается монотонно линейно, в соответствии с выбранным законом изменяется сигнал на выходе запоминающего блока 3 и, следовательно, аналогично меняется амплитуда выходного сигнала устройства.

Закон изменения кода на выходе запоминающего блока 3 выбран таким образом, что при нахождении реверсивного счетчика 5 в среднем от максимального состояния и, соответственно, нулевого состояния код на выходе запоминающего блока 3 имеет минималное значение. Именно в этот момент времени сигнал на выходе старшего разряда реверсивного счетчика 5 импульсов меняется с логической 1 на логический о. По этому сигналу фазовращатель 10 начинает пропускать сигнал с выхода накапливающего сумматора 9 без инверсии, что в свою очередь вызывает дополнительную инверсию сигнала преобразователем 7 кода. Таким образом код фазы формируемого сигнала приобретает дополнительный фазовый сдвиг на 180, что соответствует манипуляции фазы формируемого сигнала также на 180 .

При дальнейшем уменьшении числа в реверсивном счетчике 5 импульсов код на выходе запоминающего блока 3 начинает возрастать по тому же закону, по какому он до этого убывал, т.е. закон изменения кода симметричен относительно среднего числа реверсивного счетчика 5 импульсов.

При достижении нулевого числа в реверсивном счетчике 5 импульсов на его втором выходе появляется сигнал логического О. По этому сигналу производится запись информации в триггер 6, т .е. запись сигнала логической i.

Таким образом с этого момента времени на обоих входах блока 1 выделения фронтов оба сигнала имеют значение логической 1, что вызывает появление логического О на его выходе. Так заканчивается переход из состояния установившейся паузы в состояние установившегося нажатия

Обратный переход начинается с появления логического О на входе

1

и затем появлению логической 1 на ,выходе блока 1 выделения фронтов. Реверсивньй счетчик 5 импульсов работает в режиме прямого счета и число в нем нарастает с приходом импульсов с делителя 4 частоты. При достижении среднего числа фазовращатель 10 начинает инвертировать сигнал с накапливающего сумматора 9, что приводит к новой инверсии сигнала на выходе преобразователя 7 кода и изменению фазы сигнала на , т.е. фаза формируемого сигнала принимает значение, соответствующее режиму установившейся паузы.

В обоих случаях скачок фазы формируемого сигнала происходит при минимальной амплитуде выходного сигнала, что и определяет возможность получения полезного эффекта.

К числу дополнительных преимущест предлагаемого устройства следует отнести возможность оперативного изменения параметров модуляции и закона

;изменения огибающей полученного сиг1нала.

1598201

Формула

изобретения

10

15

0

Устройство формирования амплитуд- но-фазово-модулированных сигналов, содержащее блок выделения фронтов, первый 1шфроаналоговый преобразователь, запоминающий блок, делитель частоты и реверсивный счетчик импульсов, первые выходы которого соединены с входами запоминающего блока, выход которого подключен к первому входу первого цифроаналогового преобразователя, выход которого является выходом устройства, информационным и первым управляющим входами которого являются первые входы соответственно блока выделения фронтов и делителя частоты, второй вход и выход которого подключен к выходу блока выделения фронтов и первому входу реверсивного счетчика импульсов, отличающееся тем, что, с целью сокра- 5 щения спектра формируемого сигнала, введены триггер, последовательно соединенные преобразователь кода и второй цифроаналоговый преобразователь, накапливающий сумматор и фазовращатель, выход и первый вход которого подключены соответственно к первому входу преобразователя кода и соответ- ствую1 ему выходу реверсивного счетчика импульсов, второй вход которого и второй вход блока выделения фронтов соединены с выходами триггера, первьй и второй входы которого подключены к BTopONry выходу реверсивного счетчика импульсов и первому вхо- 0 ДУ лока выделения фронтов, причем второй вход первого 1щфроаналогового преобразователя соединен с выходом второго цифроаналогового преобразователя, вторые входы преобразовате- 5 ля кода и фазовращателя и третий вход делителя частоты подключены к первому, второму и третьему выходам накапливающего сумматора, первый и второй входы которого являются вто- 0 рым управляющим и тактовым входами устройства.

0

5

Изобретение относится к технике связи и может быть использовано в передающих системах радиосвязи и передачи данных. Цель изобретения - сокращение спектра формируемого сигнала. Для достижения цели в устройство введены триггер 6, преобразователь 7 кода, второй цифроаналоговый преобразователь 8, накапливающий сумматор 9 и фазовращатель 10. Фазовая манипуляция частоты на 180°, код которой определяется накапливающим сумматором 9, осуществляется с помощью фазовращателя 10 и преобразователя 7 кода в моменты достижения формируемым сигналом минимального значения. Аналоговый выходной сигнал формируется с помощью первого 2 и второго 8 цифроаналоговых преобразователей. Закон изменения амплитуды хранится в запоминающем блоке 3, управляемом реверсивным счетчиком 5 импульсов. Знак и скорость изменения амплитуды формируемого сигнала определяются триггером 6 и делителем 4 частоты, а моменты смены знака информации фиксируются блоком 1 выделения фронтов. 1 ил.