Устройство для контроля цифровых блоков Советский патент 1990 года по МПК G06F11/16 

О5

о 00 со

00 С5

Изобретение относится к вычислительной технике и может быть исполЬ- зованов качестве встроенного сред- ства контроля цифровых устройств, в частности -в составе систем диагностирования вычислительньк систем.

Цель изобретения - повышение достоверности контроля.

На Лиг.1 приведена структурная схема устройства; на фиг.2 - блок-схема блока сравнения.

Устройство содержит генератор 1 тестов, сигнатурный анализатор. 2, блок 3 сравнения, коммутаторы 4. На фиг i1 показаны также контролируемый блок 5 и разъем 6 конструктивного модуля, в котором используется устрой- ство, информа тдаонные входы 7 контролируемого блока 5,информационные выходы 8 контролируемого блока 5, которые являются информационными входами

8устройства, информационные выходы

9устройства, вход 10 запуска устройства, тактовый вход 11 устройства, входы 12 задания времени контроля ус ройства, входы 13 эталонной сигнатуы устройства,выход 14 режима блока ,выходы 15 результирующей сигнатуы блока 2, выход 16 результата контроля устройства, выход 17 управения передачей результата устрой- ства.

Блок 3 содержит группу элементов ИЛИ 18, группу сумматоров 19 по моулю два, элемент 20 задержки, элемент ИЛИ 21, триггер 22, элемент И 23, элемент ИЛИ 24, элемент 25 задержки, счетчик 26, элемент И 27,элемент 28 задержки, элемент И 29, элемент 30 задержки.

Устройство работает елeдyюD им образом.

На вход 10 запуска поступает сигзапусканал начала контроля

поступает I, устанавливающий режим контроля. Этот импульс поступает на вход установки в состояние 1 триггера 22, установив на его выходе сигнал 1,и одновременно на второй вход элемента ИЛИ 21, а с его выхода на второй вход элемента И 23. На третий вход элемента И 23 поступают тактовые импульсы с входа 11, на первый вход - сигнал 1 с инверсного выхода элемента И- 27. С выхода элемента И 23 импульс поступает на вход элемента 25 задержки, а с его выхода на первый вход элемента ИЛИ 21. До тех пор.

5

0

пока на первый вход элемента И 23 поступает с инверсного выхода элемента И 27, сигнал 1, на выходе элемента И 23 каждый такт появляется импульс. Этот импульс каждый такт поступает на счетный вход счетчика 26. Модуль счета счетчика 26 оп- ределяет-задержку выдачи сигнала

Q управления передачей результата блоком 3. Модуль счета счетчика может быть уменьшен путем исключения из счета старших разрядов.счетчика в результате постоянной подачи значений сигнала 1 по соответствующим входам 12 на первые входы элементов ИЛИ 18, Причем уменьшение будет тем больше, чем на большее количество элементов ИЛИ 18 будет постоянно подан сигнал 1.

При достижении заданного состояния счетчика, когда на всех входах элемента И 27 присутствуют сигналы 1, на прямом выходе элемента И 27

5 появляется сигнал 1, а на инверсном - сигнал О, который поступает на первый вход элемента И 23, запрещает прохождение сигналов в цепи элементов 21 и 23, т.е. прекращает

0 подачу импульсов с выхода элемента И 23 на счетный вход счетчика 26. Одновременно сигнал 1 с прямого выхода элемента И 27 поступает на вход сброса триггера 22 и устанавливает на его выходе сигнал О, означающий рабочий режим.

Сигнал 1 с прямого выхода элемента И 27 поступает на вход элемента 28 / задержки на один такт,с его выхода - 0 на вход элемента 20 задержки на один такт и спустя такт с выхода элемента 20 задержки поступает на вход сброса счетчика 26 и устанавливает на его выходах сигналы О,подготовив счет- 5 чик 26 к следующему сеансу контроля.

При сигнале О, означающем рабочий режим, поступающем с выхода 14 режима блока 3 на управляющие входы коммутаторов 4, разрешается прохрж- 0 дение последовательностей сигналов с информационных входов 8 устройства на одноименные информационные выходы 9 устройства, т.е. информацион- ные выходы 8 контролируемого блока 5 5, соединенные с соотве тствующими .информационными входами 8 устройства и с соответствующими им первыми информационными входами коммутаторов 4, соединяются с первыми выходами

5

коммутаторов 4 и с соответствующими им контактами 6

При поступлении на управляющие входы коммутаторов 4 с выхода 14 режима блока 3 в режиме контроля сигнала l разречшется про-хождение сигналов с 1чи)орма11ионных входов 8 устройства на cr .vrBe4CTByioqHe входы мно- говходового сигнатурного анализатора 2, т.е. информационные зыходы 8 контролируемого блока 5, соединенные с соответствующими инбюрмационными входами 8 устройства и с соответствующими км первыми информационными входами коммутаторов 4., соединяются с вторыми выходами коммутаторов 4 и с соответствующими им входами многовхо- дового сигнатурного анализатора 2. Одновременно в режиме контроля на вто-i рые информационные входы KOMi-iyTa TO- ров 4 с соответствующих -цм выходов генератора 1 тестов подается тестовая последозательность, поступающая с первых выходов коммутаторов на соответствующие информационные зыходы 9 устройства, т.е. выходы генератора 1 тестов, соединенные с вторыми информационкыь.ш входами коммутаторов 4, соединяются с первыми выходами коммутаторов 4 и с соответствующими им контактами разъема 6.

На информационные входы 7 контролируемого блока 5 в реште контроля с соответствующих контактов разъема 6 поступает тестовая последовательность, генерируемая вне данного конструктивного модуля (в другом (других) конструктивном модуле (модулях)). Число коммутаторов в устройстве на единицу меньше максимальной возможной суммы информационных входов 7 и выходов 8 контролируемого блока 5, равной числу сигнальных контактов разъемов конструктивных модулей, в которых устройство размещается.

Количес7 во задействованных комутаторов устройства равно числу инормационных выходов 8 блока 5 конретного конструктивного модуля, в отором устройство размещено. У не-., адействованных коммутаторов 4 уст ойства на упразля;ощие, первые и втоые информационные входы и первые ыходы схемно подается сигнал О., а торые выходы соединяются с соответтвующими входами блока 2,

У генератора тестов используется число выходов, равное числу задействованных коммутаторов.

В режиме контроля сигнал 1 с выхода режима 14 блока 3 поступает на вход генератора 1, задает режим выдачи тестовых наборов, и на вход сигнатурного анализатора 2 и зада- 0 ет режим формирования сигнатуры. С выходов генератора тестов, соединенных с вторыми информационныг4и входами коммутаторов 4, тестовые последовательности поступают в режиме 15 контроля на выходные контакты разъема, а на соответствующие входы мно- говходового сигнатурного анализатора 2 поступает выходная последовательность контролируемого блока 5, 20 преобразуемая во многовходовом сигнатурном анализаторе в результирующую сигнатуру, котора я поступает с выходов 15 на входы сумматоров модулю два, первые входы кото- 25 .рых соединены с входами 13 эталонной сигнатуры, на которые подаются схемно постоянные значения 1 и О, соответствующие эталонной сигнатуре. При совпадении всех разрядов эталон- 30 кой и- результирующей сигнатур на-- все входы элем е нта ИЛИ 24 поступают сигналы О, на выходе элемента ИЛИ 24 появляется сигнал О, свидетельствующий об исправности контролируе- мого устройства. При несовпадении сигнатур хотя бы в одном разряде на выходе элемента ИПИ 24 появляется сигнал 1, свидетельствующий о неисправности контролируемого устрой- д0 ства, который поступает на второй вход элемента И 29.

Формирование сигнатуры в сигнатурном анализаторе 2 завершается с окончанием действия сигнала 1 на 5 выходе 14 рехшма блока 3, причем с моментом завершения формирования сигнатуры согласуется момент прекращения подачи тестовой последовательности генератором 1. На генератор 1 и 0 анализатор 2 подаются синхроимпульсы с синхровхода устройства.

Сигнал 1 с прямого выхода эле- мента И 27 поступает ча вход элемента 28 задержки, с рго выхода пойту- пакт на вход элемента 30 задержки и на первый вход элемента И 29, разрешая подачу на выход 16 результата контроля блока 3 с выхода элемента ИЛИ 24 сигнала результата контроля.

я также на вход элемента 20 задержки, е выхода которого - на вход сброса счетчика 26.

Спустя такт после появления сигнала результата на выходе 16 с выхода элемента 30 задержки сигнал поступает на выход 17 управления передачей результата блока 3 как сигнал управления, необходимый для начала процесса передачи сигналов результата контроля на выход системы диагностиро-вания, в состав которой входит устройство контроля. Задержк сигнала управления на заданный интервал времени по отношению к сигналу результата, например, на один такт, как реализовано в устройстве, необходима для того, чтобы сигнал результата в течение этого интервала времени можно бьто записать в усройстве, предназначенном для его передачи, и в следующем такте без искажения передать.

Формула изобретения

1. Устройство дпя контроля цифровых блоков , содержащее генератор тестов, блок сравнения и сигнатурный анализатор, причем тактовый вход устройства соединен с тактовыми входами генератора тестов и сигнатурного анализатора, выходы результирующей сигнатуры которого соединены с входами результирующей сигнатуры блока сравнения, первый и второй выходы которого являются выходами результата контроля и управления передачей результата устройства соответственно, отличающееся тем, что, с целью повышения досто- верности контроля, устройство содер- жит группу коммутаторов, причем группа входов эталонной сигнатуры устройства соединена с группой входов эталонной сигнатуры блока сравнения, тактовый вход и вход запуска которого соединены соответственно с тактовым входом и входом запуска устройства, группа входов задания време- ни контроля которого соединена с, .группой входов задания времени контроля блока сравнения, выход режима которого соединен с входами запуска генератора тестов,сигнатурного анализатора и с управляющими входами коммутаторов группы, первый информационный вход каждого из которых

соединен с одноименным информационным входом устройства для подключения к одноименному информационному выходу контролируемого блока, второй информационный вход каяадого коммутатора группы соединен с одноименным выходом генератора тестов, первый выход каждого коммутатора группы 0 соединен с одноименным выходом группы информационных выходов устройства, вторые выходы коммутаторов группы соединены с группой одноименных входов сигнатурного анализатора.

5

2. Устройство по п. 1, отличающееся тем, что блок сравнения содержит группу сумматоров по модулю два, два элемента ИЛИ,три

0 элемента И, группу элементов ИЛИ, четыре элемента задержки, триггер и счетчик,причем первые входы сумматоров по модулю два группы соединены с одноименными входами эталон5 ной сигнатуры блока, каждый вход задания времени контроля которого соединен с первым входом одноименного элемента ИЛИ группы, вторые входы которых соединены с выходами

0 первой группы выходов счетчика, вторая группа выходов которого соединена с входами первого элемента И,прямой выход которого соединен с входом первого элемента задержки, выход ко торого соединен с входами второго и третьего элементов задержки и с первым входом второго элемента И, выход которого является выходом результата контроля блока, выходом управления

0 передачей результата которого является выход второго элемента задержки, вход сброса триггера соединен с прямым выходом первого элемента И, инверсный вьпсод которого соединен с

5 первым входом третьего элемента И, выход которого соединен со счетным входом счетчика и через четвертый элемент задержки с первым входом первого элемента ШШ, выход которого

0 соединен с вторым входом третьего элемента И, третий вход которого соединен с тактовым входом блока и с соответствующим входом первого элемента И, выходы элементов ИЛИ группы соединены с соответствующими входами первого элемента И, вторые входы сумматоров по модулю два группы соединены с группой входов результирующей сигнатуры блока, выходы сумматоров по модулю два группы соединены с входами второго элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, вход запуска блока соединен с вторым входом первого элемента ИЛИ и с единичным входом триггера, выход которого является выходом режима блока, вькод третьего элемента эадержки соединен с входом сброса счетчика.

Изобретение относится к вычислительной технике и может быть использовано в качестве встроенного средства контроля в составе систем диагностирования вычислительных систем. Целью изобретения является повышение достоверности контроля. Устройство содержит генератор 1 тестов, сигнатурный анализатор 2, блок 3 сравнения, группу коммутаторов 4.1 4.K. В устройстве в режиме контроля с выходов контролируемого блока последовательности сигналов поступают на входы сигнатурного анализатора 2, а вместо этих последовательностей на соответствующие им контакты разъема контролируемого модуля поступают последовательности двоичных сигналов с выходов генератора 1. 1 з.п.ф-лы, 2 ил.