Устройство для контроля логических блоков Советский патент 1991 года по МПК G06F11/26 

Изобретение относится к цифровой вычислительной технике и может быть использовано для автоматизированного контроля и диагностики неисправностей в цифровых блоках радиоэлектронной аппаратуры (РЭА) и ЭВМ.

Цель изобретения - расширение функциональных возможностей устройства за счет расширение класса проверяемых неисправностей и повышения частоты тестирования,

На фиг.1 представлена структурная схема устройства; на фиг.2 - приведена схема шифратора.

Устройство для контроля логических блоков содержит (фиг.1) генератор 1 тактовых импульсов, первый счетчик 2, первый триггер 3, одновибратор 4, элемент И 5, второй счетчик 6, дешифратор 7, генератор 8 псевдослучайных последовательностей, который соединен с контролируемым блоком 9, кроме того, устройство содержит блок 10

сравнения, группу сигнатурных анализаторов 11, шифраторы 12 состояний, демультиплексор 13, второй триггер 14, элемент 15 задержки, первую группу элементов И 16, вторую группу элементов И 17, элементы ИЛИ 18 и имеет информационный вход 19 шифратора состояний (информационный вход устройства), вход 20 синхронизации шифратора состояний, первый выход 21 шифратора состояний, второй выход 22 шифратора.

Шифратор 12 (фиг.2) содержит компаратор (1) 23, компаратор (0) 24, элемент И 25, элемент И 26 с одним инверсным входом.

При этом счетный вход второго триггера 14 соединен с выходом Пуск устройства, а установочный вход триггера 14 - с выходом элемента 15 задержки. Прямой выход триггера 14 соединен с первыми входами элементов И 16, а инверсный выход соединен со вторыми входами элементов 17. Первый выход каждого шифратора 12 группы подLO

С

ON

Ю

СП

ю

ключей к второму входу одноименного элемента 16 группы, второй выход шифратора 12 группы подключен к первому входу одноименного элемента 17 группы, выходы каждого из элементов 16 и 17 соединены со входами одноименного элемента 18 группы. Устройство работает следующим образом.

При включении питания с помощью элемента 15, подключенного к установочному входу триггера 14, этот триггер устанавливается в нулевое состояние. Элемент задер- жки реализуется по известной схеме и представляет собой RC-цепочку.

Обычно в качестве резистора R используется делитель, один из выводов которого подключается к источнику напряжения U, другой к корпусу (шине нулевого потенциала). Средняя точка делителя подключается к установочному входу триггера. К этому же входу подключается емкость С, а второй ее контакт подключается к корпусу. Коэффициент деления выбирается таким образом, чтобы в средней точке уровень напряжения соответствовал уровню лог. 1.

При появлении на обоих входах элемента 5 сигналов 1 на его выходе формируется сигнал, запускающий генератор 1. С выхода генератора 1 сигнал подается на информационные входы первого и второго счетчиков 2 и 6 и демультиплексора 13. С выхода первого счетчика сигналы подаются на адресный вход демультиплексора 13 и на тактовый вход блоха 9.

По сигналу со второго информационного выхода демультиплексора 13 сигнал поступает на синхровход генератора 8, на выходах которого, являющихся выходами устройства, формируется набор теста. Этот набор теста подается на информационные входы проверяемого блока 9. С выходов блока 9 сигналы подаются на соответствующие входы блока 9, являющиеся информационными входами шифраторов 12. На синхровходы 20 шифраторов 12 поступает сигнал с одного из разрядов счетчика 2.

Выбор номера выхода счетчика 2, к которому следует подключить шину, подающую разрешающие сигналы на синхровходы 20 шифраторов 12, определяется из расчета промежутка времени, необходимого для шифрации бита информации (поступающего на входы 19 шифраторов 12) в два бита на информационных выходах 21 и 22.

Логические сигналы с информационного выхода 21 шифратора 12 через открытый элемент 16 и элемент 18 подаются на информационный вход блока 11 (группы сиг- ттурных анализаторов). По синхросигналу

с первого информационного выхода демультиплексора 13 логические сигналы записываются в сигнатурный анализатор 11.

Второй счетчик 6 ведет подсчет количества наборов теста, формируемых генератором 8. Информация с его выхода подается на вход дешифратора 7.

Частота импульсов синхронизации на обоих выходах демультиплексора 13 (в отли0 чие от известного устройства) практически одинакова. Только синхросигналы с первого выхода задержаны по отношению к синхросигналам с второго выхода на время, равное задержке прохождения логических сигна5 лов от какого-либо из выходов контролируемого блока 9 к информационному входу соответствующего сигнатурного анализатора 11.

После подачи последнего тестового воз0 действия срабатывает дешифратор 7, который переводит первый триггер 3 в исходное состояние. В сигнатурных анализаторах 11 фиксируется значение сигнатуры, отражающее информацию о логических сигналах на

5 выходе контролируемого блока 9. По сигналу от дешифратора 7 разрешается индикация результатов сравнения в блоке 10 значений сигнатур с сигнатурами, полученными в результате проверки исправного

0 однотипного блока (блок индикации на структурной схеме фиг,1 не показан). На этом первый цикл проверки блока 9 заканчивается. В этом цикле проверяются неисправности, приводящие к изменению

5 значений логических сигналов О и 1 на выходах блока 9.

Далее следует второй цикл проверки блока 9 на наличие неисправностей, приводящих к искажению информации о третьем

0 состоянии на выходах этого блока.

По сигналу Пуск триггер 14 устанавливается по счетному входу в нулевое состояние и с его инверсного выхода разрешающий сигнал Г подается на входы

5 22 элементов 17, Дальнейшая работа устройства происходит так же, как и в первом цикле проверки. Только во втором цикле на информационные входы сигнатурных анализаторов 11 поступает информация о

0 третьем состоянии выхода блока 9. Сигнал с каждого из выходов блока 9 преобразуется шифратором 12 и с выходов 22 через элементы 17 и 18 подается на информационный вход анализатора 11.

5 По завершению второго цикла работы устройства в анализаторах 11 фиксируются сигнатуры, отражающие информацию о третьем состоянии выходов блока 9.

Рассмотрим работу шифратора 12 (фиг.2) при поступлении на его информационный вход 19 логического сигнала (U). С выхода проверяемого блока он поступает на вход компаратора 23 и компаратора 24 (в качестве компаратора может быть, например, использована микросхема 521 САЗ). Компаратор 23 настраивается на минимальный (по техническим условиям) уровень (Ui) напряжения 1 (при положительной логике), а компаратор 24 - на максимальный уровень (Da) напряжения 0. Если поступающий логический сигнал имеет уровень напряжения -1, т.е. U Ui, то на выходах обоих компараторов формируется лог. 1, Если же поступающий логический сигнал U имеет уровень напряжения - 0, т.е. U U2, то на выходах обоих компараторов формируется лог. О. Если контролируемый выход блока 9 находится в третьем состоянии, то уровень напряжения U этом выходе будет 1)2 U Ui, при этом на выходе формирователя 23 будет сформирован лог. О, на выходе компаратора 24 лог. 1.

Таким образом, если сигнал U будет соответствовать по уровню напряжению 0 или 1. то с выходов компараторов 23 и 24 на второй и третий вход элемента 25 и 26 будет соответственно поступать сигнал О или 1, и при подаче синхросигнала с выхода счетчика 2 на вход 20 шифратора 12 и соответственно на первый вход элемента 25 и 26, на выходе 21 будет сформирован сигнал О или 1 соответственно, ча выходе же 22 будет формироваться только сигнал О.

Если же сигнал U по уровням напряжений будет соответствовать третьему состоянию выхода блока 9, то на второй и третий вход элементов 25 и 26 будет соответственно подаваться сигнал О и 1. При наличии синхросигнала на входе 20 на выходе 21 будет формироваться сигнал О, а на выходе 22- 1.

Следовательно, на выходе 22 шифрато- ра 12 будет формироваться сигнал 1 только втом случае, если контролируемый выход блока 9 находится в третьем состоянии.

Формула изобретения

Устройство для контроля логических блоков, содержащее генератор тактовых импульсов, два счетчика, первый триггер, одновибратор, элемент И, дешифратор, генератор псевдослучайных последовательностей, группу сигнатурных анализаторов, блок сравнения, демультиплексор и группу шифраторов состояния, причем установочный вход первого триггера является входом пуска устройства, выход дешифратора подключен к входу сброса первого триггера и

управляющему входу блока сравнения, выход которого является выходом индикации устройства, выход превого триггера соединен с входом одновибратора и первым вхо- 5 дом первого элемента И, второй вход и выход которого подключены соответственно к инверсному выходу одновибратора и входу генератора тактовых импульсов, прямой выход одновибратора соединен с уста- 10 новочными входами первого и второго счетчиков, генератора псевдослучайных последовательностей и сигнатурных анализаторов группы, выходы которых подключены к одноименным информационным входам 15 блока сравнения, выход генератора тактовых импульсов соединен со счетными входами первого и второго счетчиков и информационным входом демультиплек- сора, выход первого счетчика подключен к

0 адресному входу демультиплексора и является выходом устройства для подключения к тактовому входу контролируемого блока, один из разрядов выхода первого счетчика соединен с синхровходами шифраторов со5 стояния группы, информационные входы которых являются входами устройства для подключения к выходам контролируемого блока, выход второго счетчика подключен к входу дешифратора, первый информацион0 ный выход демультиплексора соединен с синхровходами си-н урных анализаторов группы, а второй информационный выход демультиплексора подключен к синхровхо- ду генератора псевдослучайных последова5 тельностей, выход которого является выходом устройства для подключения к информационному входу контролируемого блока, отличающееся тем, что, с целью расширения функциональных возможно0 стей устройства за счет расширения класса проверяемых неисправностей и повышения частоты тестирования, оно содержит две группы элементов И, группу элементов ИЛИ, элемент задержки и второй триггер,

5 счетный вход и установочный вход которого соединены соответственно с входом пуска устройства и выходом элемента задержки, вход которого подключен к шине нулевого потенциала, первые и вторые входы и выхо0 ды элементов И первой группы соединены соответственно с прямым выходом второго триггера, первыми информационными выходами одноименных шифраторов состояния группы и первыми входами

5 одноименных элементов ИЛИ группы, выходы которых подключены к информационным входам одноименных сигнатурных анализаторов группы, а первые и вторые входы и выходы элементов И второй группы соединены соответственно с инверсным выходом второго триггера, вторыми информа- торов состояния группы и вторыми входами ционными выходами одноименных шифра- элементов ИЛИ группы.

Изобретение относится к цифровой вычислительной технике и может быть использовано для автоматизированного контроля и диагностики неисправностей в цифровых блоках радиоэлектронной аппаратуры и ЭВМ. Целью изобретения является расширение функциональных возможностей устройства за счет расширения класса проверяемых неисправностей и повышения частоты тестирования. С этой целью а устройство, содержащее генератор тактовых импульсов, два счетчика, первый триггер, одновибратор, элемент И, дешифратор, генератор псевдослучайных последовательностей, группу сигнатурных анализаторов, блок сравнения, демультиплексор и группу шифраторов состояния, введены дое группы элементов И, группа элементов ИЛИ, элемент задержки и второй триггер. 2 ил.

±

Фиг.1

19

25

2f

26

22

Фиг.2