Устройство для сопряжения двух магистралей Советский патент 1991 года по МПК G06F13/14 

Изобретение относится к вычислительной технике и может быть использовано в многоканальных (многопроцессорных) системах для получения доступа к общему разделяемому ресурсу магистралей, в протоколах обмена которых предусмотрен сигнал Ответ синхронизации по адресу.

Цель изобретения - сокращение аппаратурных затрат устройствао

На чертеже представлена блок-схема устройства о

Устройство содержит блок 1 памяти, коммутаторы 2 и 3 магитралей, регистр 4 адреса, шины 5 и 6 ответа синхронизации по адресу, дешифраторы 7 и 8 зон, генератор 9 импульсов, третий 10, четвертый 11, первый 12 и второй 13 триггеры, первый 14, третий 15, пятый 16, второй 17, четвертый 18 и шестой 19 элементы И, элемент НЕ 20, шины 21 и 22 чтения, шины 23 и 24 записи, адресно-информационные шины первой 25 и второй 26 магистралей, шины 27 и 28 синхронизации, шины 29 и 30 синхронизации ответа первой и второй магистралей, седьмой 31 и восьмой 32 элементы И, элемент ИЛИ 33, элемент 34 задержки, девятый 35 и десятый 36 элементы И, узлы 37 и 38 выбора банка.

Устройство работает следующим образом.

Во время функционирования обоих устройств в узлы 37 и 38 выбора банка на входы дешифраторов 7 и 8 зоны поступают разряды адресов, определяющих обращение к блоку 1 памяти. В момент обращения к данному блоку 1 по сигналам Синхронизация на шинах 27 и 28 триггеры 12 и 13 устанян- лнваются в разрешенное состояние,

соответствующее запросу от данной магистрали, и удерживают этот запрос на входе соответствующего триггера 10 или 11 о

Срабатывание триггеров 10 и 11 происходит по фронту импульса, поступающего с выхода генератора 9 и элемента НЕ 20 соответственно. При срабатывании одного из указанных триггеров срабатывание другого запрещается до установки в исходное состояние первого сработавшего триггера Он устанавливается в исходное состояние после снятия сигнала с соответствующего выхода триггера 12 (13). Приоритет устройств случайный„ Одновременное срабатывание триггеров невозможно.

В момент срабатывания, например, триггера 10(11) открываются коммутаторы 2(3). При этом коммутаторы 2(3) работают на передачу информации в совмещенную магистраль,, Поэтому адрес который продолжает удерживаться в магистрали 25, поступает на вход регистра 4 адреса.

Сигнал с выхода триггера 10(11) поступает также на входы элементов И „14(17), 15(18),16(19), 35(36), 31(32) и на вход сброса триггера 11(10) На выходе элемента И 31(32) появляется сигнал, так как на его обоих входах имеется разрешающий потенциале Этот сигнал через элемент ИЛИ 33 и элемент 34 задержки поступает в качестве синхросигнала на вход регистра 4о Так как к этому моменту благодаря элементу 34 задержки устанавливается корректное значение адреса, он и будет зафиксирован в регистре 4 и подан на адресные входы блока 1 памяти. Одновременно сигнал с выхода элемента 34 задержки поступает на входы элементов И 35 и 36 и да- лее на шины 5 и 6 Синхронизация ответа по адресу. Тогда по магистра ли 25(26) устройство, владеющее магистралью, посылает информацию и сопровождает ее сигналом Запись или выдает только сигнал |ГЧтение и ожидает поступления информации из блока 1 памятио

Указанными сигналами определяется направление работы коммутаторов 2(3) а в блок 1 памяти он поступает через элементы И 14(17) и 15(18). Информация поступает на информационные входы блока 1 памяти, а окончание

5

Q 5

0 - 5

0 о п

5

5

цикла обмена сопровождается подачей из блока 1 памяти сигнала ответа син- хрони-i ации на входа элементов Л 16(19), а с них - на шины 29(30). В предлагаемом устройстве вся адресная информация, за исключением . разрядов выбора банка, передается по совмещенной магистрали, отсутствует коммутация многоразрядного адреса на адресных входах блока 1 памяти, обеспечиваются требования обмена между магистралями и блоком 1 памяти о

Формула изобретения

Устройство для сопряжения двух магистралей, содержащее блок памяти, информационным входом-выходом соединенный с первыми информационными входами-выходами первого и второго коммутаторов магистралей, вторые информационные входы-выходы которых являются соответствующими входами-выходами устройства для подключения к адресно-информационным шинам первой и второй магистралей, регистр адреса, два дешифратора зоны, выходами соединенные соответственно с входами сброса первого и второго триггеров, третий триггер, синхровходом соединенный через элемент НЕ с синхровходом четвертого триггера и выходом генератора импульсов, элемент ИЛИ и девять элементов И, причем вход записи блока памяти подключен к объединенным НОНТАЖНШ ИЛИ выходам первого и второго элементов Н, первые входы которых соединены соответственно с первыми входами направления обмена первого и второго коммутаторов магистралей и явпяются соответствующими входами устройства для подключения к шинам записи первой и втрой магистралей, вход чтения блока памяти соединен с объединенными МОНТАЖНЫМ. ИЛИ выходами третьего и четвертого

элементов И, первые входы которых являются соответствующими входами уст ройства для подключения к ыинам чте ния первой и второй магистралей и соединены соответственно с вторыми входами направления обмена первого и второго коммутаторов магистралей, выход синхронизации ответа блока па,мяти соединен с первыми входами пятого и шестого элементов И, выходы которых являются соответствующими выходами устройства для подключения

к шинам синхронизации ответа первой и второй магистралей, отличающееся тем, что, с целью сокращения аппаратурных затрат устройства, в него введены десятый элемент И и элемент .задержки, причем выходы первого и второго триггеров соединены соответственно с первыми входами седьмого и восьмого элементов И и информационными входами третьего и четвертого триггеров, выход третьего триггера соединен с вторыми входами первого, третьего, пятого, седьмого элементов И и входом сброса четвертого триггера, выходом подключенного к вторым входам второго, четвертого, ше того и восьмого элементов II и входу сброса третьего триггера, выходы седьмого и восьмого элементов II соединены соответственно в первым и вторым входами элемента ШБ1, выходом подключенного через элемент задержки к синхро- входу регистра адреса и первым входам девятого и десятого элементов И, вторые входы которых соединены соответственно с выходами третьего и четвертого триггеров, а выходы являются соответствующими выходами ройства для подключения к шинам син-, хрониэации ответа по адресу первой и второй магистралей, выходы третьего и четвертого триггеров соединены соответственно с входами выборки первого и второго коммутаторов магистралей, информационные входы первого и второго дешифраторов зоны подключены соответственно к вторым информационным входам-выходам первого н

5 второго коммутаторов магистралей, синхронизирующие входы которых являются соответствующими входами устройства для подключения к синхронизирующим шинам первой и второй магист-.

0 тр.тлей и соединены соответственно с установочными входами первого и второго триггеров, адресный вход блока памяти соединен с выходом регистра адреса, информационный вход кото5 рого соединен с информационным входом-выходом блока памяти.

Изобретение относится к вычислительной технике и может быть использовано в многоканальных (многопроцессорных) системах для получения доступа к общему разделяемому ресурсу магистралей, в протоколах обмена которых предусмотрен сигнал Ответ синхронизации по адресу. Целью изобретения является сокращение аппаратурных затрат и повышение достоверности работы устройства путем уменьшения числа соединений в нем шинно- организованных связей. Цель достигается введением в устройство, содержащее блок памяти, четыре триггера, два коммутатора магистралей, два дешифратора зоны, регистр адреса, генератор импульсов, элемент НЕ, элемент ИЛИ и девять элементов И, десятого элемента И и элемента задержки. 1 ил.

15

Я

и гд