Устройство для сопряжения двух магистралей Советский патент 1991 года по МПК G06F13/14 

1

(21)4419136/24

(22)03.05.88

(46) 07.01.91. Ьнш. Г 1 (72 Л. 15.Дубровский, М.С.Любчанский, Е.А.Песляк и В.И.Таратухин

(53)681.325(088.8)

(56)Авторское свидетельство СССР V 1283781, ют. G 06 F 13/14, 1985.

Авторское свидетельство СССР 1с 1545225, кл, G 06 F 13/14, 25.04.88.

(54)УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЛВУХ МАГИСТРАЛЕЙ

(57)Изобретение относится к вычислительной технике и может быть использовано в многоканальных (многопроцессорных) системах для получения доступа к общему разделяемому ресурсу, например памяти для магистралей, в протоколах обмена которых предусмотрен сигнал Ответ синхронизации по адресу. Целью изобретения является сокращение аппаратурных затрат устройства и повышение надежности иаботы путем сокращения.числа соединение юинно-организованных сзя- зей в нем, а также уменьшение оборудования. Цель достигается тем, что

в устройство введены пять элементов И, элементов ИЛИ и эльмент адержки. На информационные входы основных - триггеров, обеспечивающих предоставление совмещенной магистрали, подает- ся сигнал запроса соответствующей магистрали через элементы И при по- яялении сигнала Синхронизация обмена в данной магистрали. В соответствии со случайным приоритетом один из триггеров срабатывает по фронту тактового импульса (соответствено прямого или инверсного на его синхровходе) и обеспечивает подключение выбранной магистрали через коммутаторы к совмещаемому ресурсу. Одновременно подается сигнал разрешения на введенные элементы И соответствующей магистрали. Дешифратор зоны, подключенный к совмещенной магистрали, через регистр адреса фиксирует наличие адреса данного разделяемого ресурса в текущем полупериоде частоты следования тактового импульса, Подтверждает запрос на все время обращения магистрали к разделяемому ресурсу. При этом запрещается по входу сброса срабатывание основного триггера второй магистрали. В случае неподтверждения соответствия адреса обращения данной магистрали адресному пространству данного ресурса в следующем же полупериоде частоты следования тактового импульса взводится дополнительный триггер и -запрещается им подключение сигнала запроса от этой магистрали. Основной триггер сбрасывается,освобождая совмещенную магистраль по крайней мзре до следующего обращения этой же магистрали с новым запросом, так как первый запрос был обращением по адресу другого ресурса, с которым эта магистраль продолжает протокол обмена. 1 ил.

Q

S

е& со

ГчЭ

00

ел

Изобретение относится к вычислительной технике и может быть использовано в многоканальных (многопроцессорных) системах для получения доступа к общему разделяемому ресурсу магистралей, в протоколах обмена которых предусмотрен сигнал Ответ синхронизации по адресу.

Цель изобретения - сокращение аппаратурных затрат.

На чертеже представлена блок-схема устройства.

Устройство содержит блок 1 памяти, коммутаторы 2 и 3 магистралей, регистр 4 адреса, дешифратор 5 зо- ны, первый 6, третий 7, пятый 8, второй 9, четвертый 10 и шестой 11 элементы И, элемент 12 задержки,третий элемент ИЛИ 13, десятый 14, седь ,мой 15, восьмой 16, одиннадцатый 17, четырнадцатый 18, девятый 19, двенадцатый 20 и тринадцатый 21 элементы И, второй 22 и первый 23 элементы ИЛИ, элемент НЕ .Д, генератор 25 импульсов, третий 26, четвертый 27, первый 28 и второй 29 триггеры, адресно-информационные шины магистралей 30 и 31, шины 32 и 33 чтения, шины 34 и 35 записи, шины 36 и 37 синхронизации ответа, шины 38 и 39 синхронизации, шины 40 и 41 синхронизации ответа по адресу первой и второй магистралей.

Устройство работает следующим образом.

Каждая из магистралей 30 и 31 обращается к совмещенной магистрали, к которой подключен блок 1 памяти - разделяемый магистралями ресурс. При этом на входы коммутаторов 2 и 3 со стороны магистралей подаются адреса блока 1 памяти, а по шинам 38 и 39 магистралей сигнал Синхронизация. При этом снимается сигнал сброса с триггеров 28 и 29 благодаря инверсному входу элемента ИЛИ 22.

Сигнал Синхронизация с шин 38 и 39 поступает на инверсные входы сброса триггеров 26 и 27 соотвественно, позволяя им устанавливаться в состояние логической 1 при поступлении синхросигнала, так как на информационные входы триггеров 26 и 27 подан разрешающий потенциал. Сигнал Синхронизация на шинах 38 и 39 свидетельствует о наличии запроса от магистрали. Он подается на информационный вход соответственно триггера 28

0

5

0

5

5

0

5

0

5

или 29 через элементы И 20 и 21 благодаря сигналу разрешения с инверсного выходл триггеров 26 и 27, сброшенных в исходное состояние. Тактовые импульсы с выхода генератора 25 поступают на синхровход триггера 28, а с выхода элемента НЕ 24 - на синхровход триггера 29 и устанавливает один из этих триггеров в разрешенное состояние.

При этом, так как выход каждого из триггеров 28 и 29 подключен к входу сброса другого через элементы ИЛИ 22 и 23 соответственно, установка другого триггера запреп;ается до сброса установленного триггера. При одновременном запросе приоритет магистралей случайный и зависит от того, на какой сиихровход раньше придет устанавливающий фронт синхросигнала, а они приходят в противофазе.

Предположим взводится триггер 28 (29). В этом случае сигнал с выхода триггера 28 (29) поступает на вход элемента И 14 (17), на другом входе которого имеется разрешающий потенциал с шины 38 (39) Синхронизация магистрали .Сигнал разрешения с выхода элемента И 14(17) разрешает передачу с магистрали 30 (31) адреса блока 1 памяти в совмещенную магистраль через коммутаторы 2 (3). Г выхода элрмента И 14 (17) сигнал поступает также через элемент ИЛИ 13 и элемент 12 задержки на синхровход регистра 4 адреса и записывает корректное значение адреса, обеспечиваемое на входе регистра 4 адреса благодаря элементу 12 задержки, величина которой выбирается достаточной для срабатывания коммутаторов 2 (3). Записанный адрес с выхода регистра 4 адреса поступает на адресные входы блока 1 памяти дешифратора 5 зоны. Если адрес в регистре 4 соответствует блоку 1 памяти, то на выходе дешифратора 5 зоны появляется выходной сигнал выборки, так как на управляющем входе дешифратора 5 также имеется сигнал разрешения. Сигнал выборки4поступает на входы элементов И 15 (18). Так как с выхода триггера 28 (29) имеется i разрешение на входах элемента И 15 (16), то на шине 40 (41) Ответ синхронизации по адресу соответствующей магистрали появляется сигнал,сообщающий магистрали, что она может продолжить цикл обмена. Одновременно сигнал с выхода элемента И 15 (18)

51619285

поступает также на один из входов элемента И 16 (19), запрещая его срабатывание и одновременно разрешая работу элементов И 6-8 (9-11) для выбранной магистрали с блоком 1 памяти.

Тактовая частота генератора 25 выбирается такой, чтобы за полупериод частоты ее следования сигнал с выхода триггера 28 (29) успел к началу следующего инверсного полупериода запретить срабатывание элементов И 16 (19), т.е. полупериод должен быть больше задержки в цепи: триггер 28 (29), элемент И 14 17), коммутаторы 2 (3), регистр 4 адреса, дешифратор 5 зоны, элемент И 15 (18).

Магистраль, владеющая совмещаемым ресурсом, осуществляет операцию обмена с памятью. Выставляет на тину 32 (33) или 34 (35) сигналы управления направлением работы коммутатора N2 (3). В случае операции Чтение на шину 32 (33) магистраль подает сигнал и ожидает поступления информации из блока t и сигнала ответа синхронизации на шине 36 (37), свидетельствующего о выдаче достоверной информации. В случае операции Запись магистраль вначале выставляет данные, сопровождает их сигналом на шинах 34 (35) и ожидает сигнала ответа синхронизации на шине 36 (37), свидетельствующего об окончании записи информации. По сигналам Ответ синхронизации магистраль снимает сигналы управления, в том числе и сигнал с шины 38 (39) синхронизации, т.е. запрос. В этом случае триггер 28 (29) сбрасывается в исходное состояние через элемент ИЛИ 22 (23) по входу сброса.

На входе элементов И 14 (17),

15 (18), 16 (19) снимается разрешающий потенциал, поэтому снимается разрешающий сигнал с выхода дешифратора 5 зоны и сигнал с входов управления коммутатором 2 (3). Запрещается работа элементов И 6-8 (9-11). При появлении на выходе элемента И 15

Если при предоставлении разделяемого ресурса для одной из магистра . лей не формируется с выхода дешифра тора 5 зоны сигнал выборки, то это означает, что обращение магистрали осуществляется к другому ресурсу. В этом случае к следующему полупериод частоты следования сигнала тактовог

JQ генератора 25, относительно передне го фронта которого на синхровходе триггера 2В (29) установился разреш ющий сигнал предоставления магистра ли, не поступает сигнал запрета на

15 инверсные входы элемента И 16 (19), а потому сигнал с выхода элемента НК 24 проходит через элемент И 16, элемент ИЛИ 22 и сбросится в О тр гер 28, освобождая магистраль.

20 при этом повторное предоставлени совмещенного ресурса этой магистрал не осуществляется, так как триггер 26 (27) устанавливается по синхро- входу с выхода элемента 16 (19) и з

25 прещает прохождение сигнала запроса через элемент И 20 (21) на информац онный вход триггера 28 (29).

Вновь совмещенный ресурс может быть предоставлен этой же магистрал

30 только по новому запросу, т.ак как триггер 26 (27) будет сброшен в исходное состояние только при снятии сигнала с шины 38 (39) Синхронизация.

При предоставлении совмещенной м гистрали для одной из запрашивавших принимается решение о соответствии запрошенного ресурса данному. Если имеет место несоответствие, то, как описано выше, через элементы И 16 (19), элементы ИЛИ 22 (23) осуществляется сброс триггера 28 (29). Одн ко тактовый сигнал, который сбрасывает триггер 28 (29), подается и на

45 синхровход триггера 29 (28). В то ж время выход триггера 28 (29) подклю чен на вход сброса триггера 29 (28) поэтому в связи с задержками в цепя связей установ триггера 29 (28) не

35

40

- -«.™ v -. « « ыхъ-vr - v -VI.-l J «ICiJA -fS s

(18) разрешающего сигнала для элемен- 50 произойдет, пока триггер 28 (29) не

тов И 16 (19),и появлении или наличии в этот момент разрешающего сигнала на входе элемента И 16 (19) с элемента НЕ 24 (для элемента И 19 - с .выхода генератора 25) сигнал на выходе элемента И 16 (19) не появляется, так как с их первых входов уже снят разрешающий потенциал с выхода триггера 28 (29).

55

сбросится, В связи с этим предоставл ние совмещенной магистрали второй м гистрали может произойти с задержкой т.е. при следующем тактовом сигнале на входе триггера 29 (28),

Для уменьшения времени ожидания следует в цепь синхровхода триггера 29 (28) ввести элемент задержки (не показан) на время, достаточное для

Если при предоставлении разделяемого ресурса для одной из магистра- . лей не формируется с выхода дешифратора 5 зоны сигнал выборки, то это означает, что обращение магистрали осуществляется к другому ресурсу. В этом случае к следующему полупериоду частоты следования сигнала тактового

Q генератора 25, относительно переднего фронта которого на синхровходе триггера 2В (29) установился разрешающий сигнал предоставления магистрали, не поступает сигнал запрета на

5 инверсные входы элемента И 16 (19), а потому сигнал с выхода элемента НК 24 проходит через элемент И 16, элемент ИЛИ 22 и сбросится в О триггер 28, освобождая магистраль.

0 при этом повторное предоставление совмещенного ресурса этой магистрали не осуществляется, так как триггер 26 (27) устанавливается по синхро- входу с выхода элемента 16 (19) и за5 прещает прохождение сигнала запроса через элемент И 20 (21) на информационный вход триггера 28 (29).

Вновь совмещенный ресурс может быть предоставлен этой же магистрали

0 только по новому запросу, т.ак как триггер 26 (27) будет сброшен в исходное состояние только при снятии сигнала с шины 38 (39) Синхронизация.

При предоставлении совмещенной магистрали для одной из запрашивавших принимается решение о соответствии запрошенного ресурса данному. Если имеет место несоответствие, то, как описано выше, через элементы И 16 (19), элементы ИЛИ 22 (23) осуществляется сброс триггера 28 (29). Однако тактовый сигнал, который сбрасывает триггер 28 (29), подается и на

5 синхровход триггера 29 (28). В то же время выход триггера 28 (29) подключен на вход сброса триггера 29 (28), поэтому в связи с задержками в цепях связей установ триггера 29 (28) не

5

0

произойдет, пока триггер 28 (29) не

сбросится, В связи с этим предоставление совмещенной магистрали второй магистрали может произойти с задержкой, т.е. при следующем тактовом сигнале на входе триггера 29 (28),

Для уменьшения времени ожидания следует в цепь синхровхода триггера 29 (28) ввести элемент задержки (не показан) на время, достаточное для

установления триггера 28 (29) в исходное состояние. В этом случае предоставление совмещенной магистрали при наличии запроса от второй магистрали произойдет только с указанной задержкой, а не при следующем тактовом иипульсе.

Формула изобретения

Устройство для сопряжения двух магистралей, содержащее блок памяти, информационный вход-выход которого подключен к первым информационным входам-выходам первого и второго ком- -J5 мутаторов магистралей, вторые информационные входы-выходы которых являются соответствующими входами-выходами устройства для подключения к адресно-информационным шинам первой и второй магистралей, пегистр адреса, соединенный выходом с информационным входом дешифратора зоны, девять элементов И, два элемента ИЛИ, четыре триггера, генератор импульсов и элемент НЕ, причем выходы первого и второго элементов И объединены монтажным ИЛИ и соединены с входом чтения блока памяти, а первые входы являются соответствующими входами устройства для подключения к шинам чтения первой и второй магистралей и соединены соответственно с первыми входами направления обмена первого и второго коммутаторов магистралей, вторые вхо- - цы направления обмена которых являются соответствующими входами УС тройства для подключения к шинам записи первой и второй магистралей и соеди20

25

30

подключенного входом к выходу генера тора импульсов, а выходом - к первому вxoдv восьмого элемента И, син- хровходы третьего и четвертого триггеров соединены соответственно с выходами восьмого и девятого элементов И, отличающееся тем, что, с целью сокращения аппаратурных затрат устройства,п него введе ны пять элементов И,третий элемент ИЛИ и элемент задержки, причем первый и второй входы третьего элемента ИЛИ со единены соответственно с выходами десятого и одиннадцатого элементов И а выход - через элемент задержки с синхронизирующими входами дешифратора зоны и регистра адреса, выходом и информационным входом подключенного соответственно к адресному входу блока памяти и первым информационным вхо дам-выходам первого и второго коммута торов магистралей, входы выборки которых соединены соответственно с выходами десятого и одиннадцатого элементов И, информационные входы первого и второго триггеров подключены соответственно к выходам двенадцатого и тринадцатого элементов И, первыми входами соединенных соответственно с выходами третьего и четвертого триг геров, входы сброса которых являются соответствующими входами устройства для подключения к пинам синхронизации первой и второй магистралей и соединены соответственно с первыми входами десятого и одиннадцатого элементов И и вторыми входами двенадцатого и тринадцатого элементов И,втонены соответственно с первыми входами 40 РОГ о и первого элементов ИЛИ, третий

третьего и четвертого элементов И, выходами объединенных монтажным ИЛИ и подключенных к входу записи блока памяти, синхронизирующий выход ответа которого подключен к первым входам пятого и шестого элементов И,выходы которых являются соответствующими выходами устройства для подклю- . чения к шинам синхронизации ответа первой и второй магистралей, первый вход седьмого элемента И соединен с выходом дешифратора зоны, первые входы и выходы первого и второго элгментов ИЛИ соединены соответственно с выходами первого и второго триггеров и входами сброса второго и первого триггеров, синхровходы которых иоединены соответственно с выходами генератора импульсоп и элемента НЕ,

45

50

55

вход второго элемента ИЛИ соединен с выходом восьмого элемента И, вторым входом подключенного к вторым вхо дам седьмого и девятого элементов И, выход седьмого элемента И соединен с третьим входом восьмого элемента И и вторыми входами первого, третьего и пятого элемент в И и является выходом устройства для подключения к шине синхронизации ответа по адресу первой магистрали, выход дешифратора зоны соединен с первым входом четырнадцатого элемента И, второй вход которого подключен к выходу второго триггера и вторым входам одиннадцатого и девятого элементов И, третьим входом соединенного с выходом генератора импульсов, третий вход первого элемента ИЛИ соединен с выходом девя0

5 -

0

25

30

подключенного входом к выходу генератора импульсов, а выходом - к первому вxoдv восьмого элемента И, син- хровходы третьего и четвертого триггеров соединены соответственно с выходами восьмого и девятого элементов И, отличающееся тем, что, с целью сокращения аппаратурных затрат устройства,п него введены пять элементов И,третий элемент ИЛИ и элемент задержки, причем первый и второй входы третьего элемента ИЛИ соединены соответственно с выходами десятого и одиннадцатого элементов И, а выход - через элемент задержки с синхронизирующими входами дешифратора зоны и регистра адреса, выходом и информационным входом подключенного соответственно к адресному входу блока памяти и первым информационным входам-выходам первого и второго коммутаторов магистралей, входы выборки которых соединены соответственно с выходами десятого и одиннадцатого элементов И, информационные входы первого и второго триггеров подключены соответственно к выходам двенадцатого и тринадцатого элементов И, первыми входами соединенных соответственно с выходами третьего и четвертого триггеров, входы сброса которых являются соответствующими входами устройства для подключения к пинам синхронизации первой и второй магистралей и соединены соответственно с первыми входами десятого и одиннадцатого элементов И и вторыми входами двенадцатого и тринадцатого элементов И,втоРОГ о и первого элементов ИЛИ, третий

вход второго элемента ИЛИ соединен с выходом восьмого элемента И, вторым входом подключенного к вторым входам седьмого и девятого элементов И, выход седьмого элемента И соединен с третьим входом восьмого элемента И и вторыми входами первого, третьего и пятого элемент в И и является выходом устройства для подключения к шине синхронизации ответа по адресу первой магистрали, выход дешифратора зоны соединен с первым входом четырнадцатого элемента И, второй вход которого подключен к выходу второго триггера и вторым входам одиннадцатого и девятого элементов И, третьим входом соединенного с выходом генератора импульсов, третий вход первого элемента ИЛИ соединен с выходом девятого элемента И, третий вход которого соединен с вторыми входами второго, четвертого и шестого элементов И и выходом четырнадцатого элемента И,

выход которого является выходом устройства для подключения к шине синхронизации ответа по адресу второй

магистрали.