Устройство для сопряжения двух магистралей Советский патент 1990 года по МПК G06F13/14 

Изобретение относится к вычислительной технике и может быть использовано в многоканальных вычислительных (многопроцессорных) системах для организации доступа к обшему разделяемому ресурсу.

Целью изобретения является повышение быстродействия работы устройства при предоставлении совмещенной магистрали по запросу в данном полупериоде следования тактовых импульсов только от одной из магистралей.

На фиг.1 представлена функциональная схема устройства; на фиг.2 - временные диаграммы его работы.

Устройство содержит блок 1 памяти, коммутаторы 2 и 3 магистрали, регистры 4 и 5 адреса, шины 6 информационной магистрали устройства, дешифраторы 7 и 8 зоны, генератор 9 импульсов, первый JO и второй 11 триггеры, группы элементов И 12 и 13, перв,ый, третий, пятый, второй, четвертый и шестой элементы И J4-J9, элемент НЕ 20, входы 21 и 22 чтения, тины 23 и 24 входов записи, магистрали 25 и 26 информационных входов - выходов, шины 27 и 28 входов синхронизации адреса, шины 29 и 30 выходов синхронизации ответа устройства, третий 31 и четвертый 32 триггеры, седьмой - девятый элементы И 33-35, элементы ИЛИ 36 и 37.

Устройство работает следуютим образом.

Ј

СП ГО N9 СЛ

В регистры 4 и 5 по Фронтам импульсов на тинах 27 и 28 заносятся коды адресов из магистралей 25 и 26. При появлении адреса, совпадающего с зоной адресов блока 1 памяти, дешифраторы 7 и 8 зоны выдают сигналы, которые удерживаются на информационных входах триггеров 10, 11, 32 и 33, пока не изменится содержимое регист- ров 4 и 5.

Если поступает один запрос, то на выходе элемента И 33 имеется разре- шающий потенциал и поэтому элементы И 34 и 35 открыты. Положительный сЬронт первой полуволны тактовых импульсов от генератора 9 поступает на синхропход триггера 10, с элемента НЕ 20 через -элемент И 34 на синхро- вход триггера 11 с элемента НЕ 20 на синхровход триггера 11, ас выхода генератора 9 через элемент И 35 на синхровход триггера 32.

В зависимости от того, в какой полупериод тактовых импульсов приходит запрос, первым установится соответствующий триггер 10 (П) или 31 (32) и через элемент ИЛИ 36 (37) передаст сигнал запрета установки триггеров 32 (31) и Н (10) при поступлении за- проса по второму каналу (магистрали) до освобождения объединенной магистрали.

В последующий полупериод после срабатывания одного из триггеров 10 (11) или 3 (32) сработает другой из них. При срабатывании элемента ИЛИ 36 (37) соответствующие коммутаторы 2 (3) открываются. При этом направление .передачи их определяется наличием одного из внешних сигналов Чтение или Запись.

Эти внешние сигналы также управляют режимом работы блока 1 через элементы И 14 (17) или 15 (18).

Адрес в блок 1 поступает через элементы И 12 (13) с регистров 4 (5). Элементы И 16 управляют поступлением на соответствующие шины 29 (30) сигнала синхронизации ответа из памяти, который несет информацию об окончании обращения к памяти.

Если в течение любого полупериода тактового сигнала от генератора 9 поступают запросы от обеих магистралей, то на выходе элемента И 33 появляется запрещающий потенциал, котогый закрывает элементы И 34 и 35, В случае в очередном полупериоде тактовых импульсов может сработать по случайному закону только один из триггеров 10 или 11, предоставляя доступ соответствующей магистрали. Далее работа устройства осуществляется аналогично. В момент освобождения совмещенной магистрали на выходе элемента И 33 вновь появляется разрешающий потенциал, так как имеет место запрос только одной из магистралей.

В этом случае с выхода одного из элементов И 34 или 35 в этот момент появляется синхросигнал на входе триггеров 31 или 32. И если это был триггер, взведенный при обращении к совмещенной магистрали, то он в этот же момент установится в исходное состояние, в противном случае - по переднему сЬронту (очередного полупериода) тактового импульса.

Одновременно снимается сигнал с выхода элементов ИЛИ 36 (37), а следовательно, сигнал Сброс с соответствующих входов триггеров 11 (10) и 32 (31), что позволяет последним ус- танавчнваться во включенное состояние и захватить совмещенную магист- ралтз.

Далее предоставление магистрали и работа устройства осуществляется аналогично описанному вьпче.

Однако, учитывая, что установленный триггер при запросе от первой магистрали может быть сброшен в момент снятия самого запроса, т.е. без ожидания прихода фронта тактового импульса, увеличивается вероятность предоставления совмещенной магистрали для работы со второй магистралью в следующий же полупериод тактовых импульсов или через один полупериод.

Диаграммы (фиг.2) иллюстрируют различные варианты работы устройства при различных начальных условиях его работы к моменту предоставления (освобождения) магистрали.

Формула изобретения

Устройство дпя сопряжения двух магистралей, содержащее шесть элементов И, блок памяти, группа инЛорма- ционных входов-выходов которого подключена к первым группам информационных входов-выходов первого и второго коммутаторов магистралей, вторые группы информационных входов-выходов которых являются соответствующими

группами входов-выходов устройства для подключения к информаиионным пинам первой и второй магистралей и соединены с группами информационных входов первого и второго регистров адреса, группы выходов которых подключены соответственно к первым входам элементов И первой и второй групп и группам входов первого и второго дешифраторов зоны, генератор импульсов, выход которого соединен с синх- ровходом первого триггера и через элемент НЕ с синхровходом второго триггера, причем информационные входы первого и второго триггеров соединены соответственно с выходами первого и второго )раторов зоны, вход чтения блока памяти подключен к объединенным монтажным ИЛИ выходам первого и второго элементон И. первые входы которых являются соответствующими входами устройства для подключения к шинам чтения первой и второй магистралей и соединены с первыми управляющими входами первого г второго коммутаторов магистрали, вторые управляющие входы которых соединены соответственно с первыми входами третьего и четвертого элементов И и являются входами устройства для подключения к шинам записи первой и второй магистралей, выходы третьего и четвертого элементов И объединены монтажным 1 Jui и соединены с входом записи блока памяти, группа адресных входов которого подключена к выходам элементов И первой и второй групп, а выход признака ответа - соответственно к первым входам пятого и шестого элементов И, выходы которых являются соответствующими выходами устройства для подключе0

5

0

5

0

5

0

ния к шинам синхронизации ответа первой и второй магистралей, синхровхо- ды первого и второго регистров адреса являются соответствующими входами устройства для подключения к тинам синхронизации адреса первой и второй магистралей, отличающееся тем, что, с целью повышения быстродействия устройства, в него введены три элемента И, два элемента ИЛИ и два триггера, причем информационные входы третьего и четвертого триггеров подключены соответственно к выходам первого и второго дешифраторов зоны и первому и второму входам седьмого элемента И, инверсным выходом соединенного с первыми входами восьмого и девятого элементов И, вторые входы которых соединены соответственно с выходами элемента НЕ, и генератора импульсов, а выходы - соответственно с синхровходами третьего и четвертого триггеров, выходами подключенных соответственно к первым входам первого и второго элементов ИЛИ, вторые входы которых соединены соответственно с выходами первого и второго триггеров, входы сброса первого и третьего триггеров соединены с выходом второго элемента ИЛИ, вторыми входами второго, четвертого и шестого элементов И, синхровходом второго коммутатора магистрали и вторыми входами элементов И второй группы, входы сброса второго и четвертого триггеров соединены с выходом первого элемента ИЛИ, вторыми входами первого, третьего и пятого элементов И, синхровходом первого коммутатора магистрали и вторыми входами элементов И первой группы.

Изобретение относится к вычислительной технике и может быть использовано в многоканальных (многопроцессорных) системах для организации доступа к общему разделяемому ресурсу. Целью изобретения является повышение быстродействия его работы путем уменьшения времени ожидания предоставления ресурса при запросе только от одной из магистралей. В устройство, содержащее два коммутатора магистрали, два регистра адреса, блок памяти, шесть элементов И, два триггера, два дешифратора зоны, две группы элементов И, генератор импульсов и элемент НЕ, введено по два триггера, три элемента И и два элемента ИЛИ. При этом соответствующий дополнительный триггер фиксирует запрос от данной магистрали в полупериод частоты следования тактовых импульсов, на которые основной триггер этой магистрали не реагировал. При фиксации запроса от данной магистрали вторая магистраль блокируется, а при одновременном поступлении запросов приоритет магистралей случайных. 2 ил.