Оперативное запоминающее устройство Советский патент 1991 года по МПК G11C11/00 

о ел ( ел ю

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах обработки информации.

Цель изобретения - повышение быстродействия устройства.

На чертеже приведена структурная схема оперативного запоминающего устройства.

Устройство содержит N блоков памяти

I,дешифратор 2, элементы ИЛИ второй 3 и первой 4 групп, элементы И первой 5 и второй б групп, буферный регистр 7, блоки 8 сравнения, элемент И 9. элемент И-ПЕ 10. На чертеже обозначены контрольный выход

I1.вход 12 группового чтения, вход 13 чтения, вход 14 записи, адресные входы 15, информационные входы 16, выход 17 ин- дентификации, информационные выходы 18 и вход 19 групповой записи.

Устройство работает следующим образом.

При обращении к устройству на адресные входы 15 поступает М-разрядныи адрес, старшие К разрядов которого посту пают на дешифратор 2. младшие (М-К) разрядов которого поступают на адресные входы N блоков памяти 1. На одном из выходов дешифратора 2 вырабатывается сигнал выборки N-ro блока памяти который поступает на первые входы соответствующих элемен гов И первой 5 и второй G групп, разрешая прохождение сигналов записи (ЗП)и чтения (Ч Т) на соотаетств,щий блок 1 памяти.

При выполнении процедуры записи на входе 19 групповом записи сигнал отсутствует. На информационные входы 16 подаются записываемые данные, которые записываются з блок 1 памяти, определяемый дешифратором 2,

При выполнении процедуры чтения на аходе группоього чтения 12 сигнал отсутст- пует. Блок 1 памяти, номер которого определяет дешифратор 2, выставляет на своем информационном выходе считываемые данные, поступающие через соответствующий буферный регистр 7 на информационный выход устройства 18.

Сигнал идентификации на выходе 17 указывает период занятости соответствующего блока 1 пчмлти.

При нутенми N блоков 1 памяти или заполнении их однородной информацией во время тестирования младшие (М- К) разрядов адреса поступают на адресные входи N блоков 1 памяти. На информационные входы 16 подаются записываемые данные. На вход групповой записи 19 подается сигнал, являющийся в данном случае обобщенным сигналом записи, который поступав через элементы ИЛИ группы 4 на вход записи всех блоков 1 памяти.

При чтении однородной информации из

N блоков 1 памяти во время тестирования младшие (М-К) разрядов адреса поступают на адресные входы N блоков 1 памяти. На вход группового чтения 12 подается сигнал, являющийся в данном случае обобщенным

0 сигналом чтения. Блоки 1 памяти одновременно выставляют на своих информационных выходах данные, которые через буферные регистры 7 поступают на информационный выход 18 устройства. Информа5 ция с информационных выходов блоков 1 памяти поступает поразрядно на блоки 8 сравнения. При этом первые разряды N блоков 1 памяти поступают на первую схему 8 сравнения, вторые разряды - на вторую схе0 му сравнения, последние М-е разряды поступают на М-ю схему сравнения. Количество блоков 8 сравнения определяется информационной разрядностью блоков 1 памяти.

5Если информация на выходе N блоков

памяти 1 одинакова, то на выходе элемента И 9 присутствует сигнал единичного уровня, а на выходе элемента И-НЕ 10 - сигнал нулевого уровня, что свидетельствует о том,

0 что в блоках памяти по данному адресу за- однотипная информация, которая выдается на информационный выход 18.

Если информация на выходе N блоков памяти 1 различна (даже в одном разряде),

5 то на выходе элемента И 9 присутствует сигнал нулевого уровня, а на выходе элемента И-НЕ 10 - сигнал высокого уровня, что свидетельствует о том, что в блоках памяти 1 по данному адресу записана разная

0 информация.

Для анализа номера неисправного блока необходимо провести процедуру чтения по данному адресу из каждого блока 1 памяти отдельно.

5Изобретение позволяет повысить быстродействие устройства за счет одновременного чтения однородной информации из всех блоков памяти.

Формула изобретения

0 Оперативное запоминающее устройство, содержащее блоки памяти, дешифратор, элементы И первой и второй групп, элементы ИЛИ первой группы, выходы которых соединены с входами записи соответст5 вующих блоков памяти , информационные входы которых объединены и являются информационными входами устройства, адресные входы блоков памяти объединены и являются адресными входами первой группы устройства первые входы элементов

ИЛИ первой группы соединены с выходами соответствующих элементов И второй группы, первые выходы которых соединены с первыми входами соответствующих элементов И первой группы и с соответствующими выходами дешифратора, входы которого являются адресными входами второй группы устройства, вторые входы элементов И первой группы объединены и являются входом чтения устройства, вторые входы элементов И второй группы объединены и являются входом записи устройства, вторые входы элементов ИЛИ первой группы объединены и являются входом групповой записи устройства .отличающееся тем, что, с целью повышения быстродействия устройства, в него введены элементы ИЛИ второй группы, буферные регистры, блоки сравнения, элемент И и элемент

И-НЕ, первый вход которого соединен с первыми входами элементов ИЛИ второй группы и является входом группового чтения устройства, выходы элементов И первой

группы соединены со вторыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с входами чтения соответствующих блоков памяти, информационные выходы которых поразрядно соединены с входами соответствующих блоков сравнения, выходы которых соединены с входами элемента И, выход которого соединен с вторым входом элемента И-НЕ, выход которого является контрольным выходом устройств выходы блоков памяти соединены с входами соответствующих буферных регистров, выходы которых объединены и являются информационными выходами устройства.

Изобретение относится к вычислительной технике и может быть использовано в вычислительных устройствах и системах обработки информации. Устройство содержит блоки памяти 1, дешифратор 2, элементы ИЛИ первой 4 и второй 3 групп, элементы И первой 5 и второй 6 групп, буферный регистр 7, блоки сравнения 8, элемент И 9, элемент И-НЕ 10. Изобретение позволяет повысить быстродействие устройства за счет одновременного чтения однородной информации из всех блоков памяти. 1 ил.