Преобразователь последовательного кода в параллельный Советский патент 1991 года по МПК H03M7/00 

фие.1

Изобретение относится к вычислительной технике, может быть использовано в системах передачи данных по цифровым каналам и является дополнительным к авт. св. № 1262732.

Целью изобретения является расширение области применения преобразователя за счет сохранения его работоспособности при отсутствии входного сигнала.

На фиг. 1 изображена функциональная блок-схема преобразователя; на фиг, 2 - функциональная схема контроллера обмена; на фиг. 3 - временные диаграммы, поясняющие работу контроллера обмена.

Преобразователь содержит регистр 1 сдвига, буферный регистр 2, блок 3 управления, блок 4 выделения паузы, контроллер 5 обмена и элемент ИЛИ 6.

На фиг. 1 позициями 7-9 обозначены соответственно вход синхронизации, вход синхронизации кода и информационный вход преобразователя, позициями 10 и 11 - соответственно информационный выход и управляющий выход преобразователя.

Контроллер 5 обмена содержит первый 12 и второй 13 элементы И, счетчик 14 интервала, элемент НЕ 15, счетчик-делитель 16.

На фиг. 3 соответствующими индексами обозначены следующие сигналы: а - сигнал на счетном входе счетчика-делителя 16; б - сигнал на выходе счетчика-делителя 16; в - сигнал на выходе элемента И 12; г - сигнал на выходе счетчика 14 интервала; д - сигнал на выходе элемента И 13.

Блок 4 выделения паузы определяет границу раздела передачи двух соседних слов путем сравнения длительности паузы между двумя соседними синхроимпульсами кода с периодом опорных синхроимпульсов (вход 7), следующих с частотой, близкой к частоте синхроимпульсов кода. При значительном отличии длительности паузы между синхроимпульсами кода от периода опорных синхроимпульсов, что соответствует паузе в передаче информации, на выходе блока 4 выделения паузы формируется импульс паузы. Импульсом паузы производится перезапись информации из регистра 1 сдвига в буферный регистр 2.,

По мере поступления последовательного кода на вход 9 и синхроимпульсов кода на вход 8 осуществляется прием информации в регистр 1 сдвига. Разрядность регистра 1 сдвига выбрана большей на два разряда, чем разрядность принимаемого кода, и значение кода дополнительных разрядов определяет правильность работы преобразователя. Эти два разряда кода совместно с импульсом паузы поступают на

блок 3 управления, на первом выходе которого формируется импульс начальной установки регистра 1 сдвига, а на втором - сигнал конца преобразования. 5Если число синхроимпульсов кода между двумя импульсами паузы равно номинальному (n N), то в дополнительных оазрядах п+ 1 и п+ 2 регистра 1 сдвига оказывается записанным код 10, по кото0 рому из импульса паузы формируется сигналконцапреобразования, подтверждающий правильность преобразования и возможность дальнейшего использования информации.

5Если число синхроимпульсов кода меньше номинального (n N), то в дополнительных разрядах оказывается записанным код 00, по которому сигнал конца преобразования не формируется. В обоих случаях фор0 мируется импульс начальной установки регистра 1 сдвига по сигналу импульса паузы и тем самым регистр 1 сдвига подготавливается к приему нового слова.

Если число синхроимпульсов кода боль5 ше номинального (), то как только в дополнительных разрядах оказывается код 01 или 11, производится досрочное формирование импульса начальной установки регистра 1 сдвига.

0 Таким образом, блок 3 управления в зависимости от кода в дополнительных разрядах регистра 1 либо осуществляет формирование импульса начальной уста- , либо последовательное формирова5 ние импульсов конца преобразования и начальной установки, причем при трех разновидностях контрольной длины принимаемого слова между двумя импульсами паузы (меньшей, равной или больше номинальной)

0 в дополнительных разрядах регистра 1 оказывается соответствующий этому случаю код 00 или 01 и по этим кодам и импульсу паузы формируется либо импульс начальной установки (код 00), либо импульс запи5 си в буферный регистр 2 и сигнал Конец преобразования с последующим формированием импульса начальной установки (код 01) или код 10 (1 Г), по которому производится формирование импульса начальной

0 установки.

Таким образом, при длине слова, большей номинальной, ситуация после обнуления внутри цикла (до импульса паузы) сводится к ситуации приема кода с разряд5 ностью, меньшей чем номинальная. На первый вход контроллера 5 обмена поступают синхроимпульсы с входа 7, частота которых понижается счетчиком-делителем 16 до частоты, определяемой требуемой скоростью ввода информации на внешнее устройство,

и через элемент И 12 подаются на счетный вход счетчика 14 интервала. Если на второй вход контроллера 5 обмена не проходят импульсы конца преобразования с блока 3 управления, что свидетельствует об отсутствии синхроимпульсов кода на входе 8 преобразователя, то счетчик 14 интервала считает до появления на его выходе сигнала лог,1, и, соответственно, сигнала лог.О на выходе элемента НЕ 15, которые разре- шают или запрещают прохождение импулч сов через элементы И 12 и 13 соответственно. При наличии импульсов на втором входе контроллера 5 обмена счетчик 14 периодически обнуляется, не успевая до- считать до появления лог. 1 на его выходе. Импульсы, проходящие через элемент ИЛИ 6, определяются частотой прихода информационных слов (сигналами Конец преобразования). При пропадании импульсов на зремя, большее, чем интервал анализа, определяемый частотой входных импульсов на входе 7 и коэффициентами пересчета счетчиков 16 и 14, частота импульсов, проходящих через элемент ИЛИ 6, определяет- ся частотой входных импульсов и коэффициентом пересчета счетчика 16.

Таким образом, при наличии принимаемого кода в буферном регистре 2 хранится принятая информация, а вывод осуществля- ется синхронно с окончанием приема кода. При отсутствии принимаемого кода на интервале анализа после его окончания происходит периодическое обнуление буферного регистра 2, в вывод осуществля- ется синхронно с импульсами обнуления.

Таким образом, на выходе преобразователя существует сигнал, сопровождающий принятую информацию, или дополнительно сигналгсопровождающий выдачу нулевого значения кода при отсутствии сигнала на входе преобразователя. Формула изобретения

1.Преобразователь последовательного кода в параллельный по авт. св. N; 1262732. отличающийся тем, что, с целью расширения области применения преобразователя за счет сохранения его работоспособности при отсутствии входного сигнала, в преобразователь дополнительно введены элемент ИЛИ и контроллер обмена, выход которого соединен с входом обнуления буферного регистра и с первым входом элемента ИЛИ, первый вход контроллера обмена объединен с первым входом блока выделения паузы, вторые входы контроллера обмена и элемента ИЛИ объединены и подключены к второму выходу блока управления, выход элемента ИЛИ является управ- .ляющим выходом преобразователя.

2.Преобразователь по п. 1. о т л и ч а юк щ и и с я тем, что контроллер обмена выполнен на элементах И, счетчике интервала, элементе НЕ и счетчике-делителе, выход которого соединен с первыми входами первого и второго элементов И, выжод счетчика интервала соединен непосредственное вторым входом второго элемента И и через элемент НЕ с вторым входом первого элемента И. выход которого соединен со счетным входом счетчика интервала, счетный вход счетчика-делителя и вход обнуления счетчика интервала являются соответственно первым и вторым входами контроллера, выход второго элемента И является выхо-х дом контроллера.

Изобретение относится к вычислительной технике и может быть использовано в системах передачи данных по цифровым каналам для преобразования последовательного кода в параллельный и является усовершенствованием основного изобретения по авт. св. № 1262732. Изобретение позволяет обеспечить работоспособность преобразователя при отсутствии входного сигнала, чем достигается расширение области применения преобразователя. Преобразователь содержит регистр 1 сдвига, буферный регистр 2, блок 3 управления, блок 4 выделения паузы, контроллер 5 обмена и элемент ИЛИ 6. Контроллер 5 обмена содержит элементы И, счетчик интервала, элемент НЕ и счетчик-делитель. 1 з. п. ф-лы, Зил.

9и г.1

a А

iiMMimilMMiiiMMiniinii

i i i iIlIL

I

г

i i iIL

JIL

0te.J