Устройство для детектирования ошибок Советский патент 1991 года по МПК H04B3/46 

Изобретение относится к измерительной технике и может использоваться для выделения ошибочных символов из информационных последовательностей.

Цель изобретения - повышение точности при .одновременном увеличении помехоустойчивости и расширение функциональных возможностей.

На чертеже приведена структурная электрическая схема предложенного устройства.

Устройство для детектирования ошибок содержит сумматор 1 по модулю два, формирователь 2 сигналов управления, первый элемент ИЛИ 3, регистр 4 сдвига, коммутатор 5, первый элемент И-НЕ 6, блок оперативной памяти, первый и второй триггеры 8, 9, компаратор 10, элемент И 11, третий триггер 12, второй элемент ИЛИ 13, второй элемент И-НЕ 14, первый, второй, третий и четвертый счетчики 15,16,17,18, четвертый триггер 19, детектор 20 повторений, содержит блок 21 оперативной памяти, коммутатор 22, счетчик 23 тактов, элемент И 24, сумматор 25. регистр 26, компаратор 27, счетчик 28 повторений. Устройство работает следующим образом.

После включения устройства импульс синхронизации (начальной установки) устанавливает первый, второй, третий и четвертый триггеры 8, 9, 12, 19 в исходное 0 -состояние. При этом на входах счетчиков 15,16,17,18 устанавливается высокий, запрещающий счет и устанавливающий нулевое состояние, потенциал. Дальнейшую работу устройства можно разбить на три основных этапа: обучение устройства (с подэтапами - обнуление детектора 20 повторений, запись эталонной тест-последовательности в блок 7); синхронизация, устройства (с подэтапами-запись исследуемой тест-последовательности в регистр 4 проверка отсутствия ложной синхронизации); анализ ошибок исследуемой тест-последовательности).

На подэтапе обнуления детектора 20 повторений напряжение логического 0 с прямого выхода первого триггера 8 разрешает счет тактовых импульсов счетчику 23 и дететкора 20 повторений, выдачу п битов паралелльного кода этого счетчика 23 через коммутатор 22 на адресные входы блока 21 детектора 20 повторений, а также устанавливает в О регистр 26 и в 2 -счетчик 28 повторений. При этом на вход блока 21 поступает напряжение логической 1 с выхода первого элемента И-НЕ 6, который разрешает запись в ячейку памяти с установленным на адресных входах блока 21

адресом числа О, поступающего с сумматора 25 детектора 20 повторений. После того, как во все 2П ячейки памяти блока 21 будет записано число О, счетчик 23 тактов

детектора 20 повторений досчитает до своего модуля счета 2П и выдаст импульс окончания обнуления, который установит первый триггер 8 в состояние 1. Обнуление детектора 20 повторений закончится.

0 На подэтапе записи эталонной тест-последовательности в блок 7п битов параллельного кода адреса ячейки памяти поступают с выхода n-разрядного регистра 4 через коммутатор 22 детектора 20 повто5 рений на адресные входы блока 21 и блока 7. При этом в регистр 4 -последовательно записываются сдвинутые на один такт относительно друг друга фрагменты из п битов входной эталонной тест-последовательно0 сти, поступающий через коммутатор 5 и сумматор 1, работающий на этом подэтапе как элемент ИЛИ за счет напряжения логического 0, поступающего с прямого выхода третьего триггера 12 через элемент И 11.

5 Приходящий следом двоичный бит информации, определяемый п предыдущими битами эталонной тест-последовательности, поступает на вход записываемых данных блок 7. При этом на вход управления за0 писью-считыванием блока 21 детектора 20 повторения через открытый первый элемент И-НЕ 6 с формирователя 2 сигналов управления поступает в каждом тактовом периоде сигнал считывания, а потом записи.

5 В течение длительности сигнала считывания из ячейки блока 21 с адресом, установленным на входах блока 21 и соответствующим состоянию регистра 4 происходит считывание записанного в нем

0 числа, т.е. нуля, и которое поступает на сумматор 25 детектора 20, где суммируется с 1, которая приходит с открытого на этом этапе элемента И 24 детектора 20. С выхода сумматора 25 код записанного в ячейке па5 мяти числа увеличенного на 1 поступает на вход регистра 26, где происходит запись его положительным перепадом сигнал счи- тывания-запись на входе управления в регистр 26 детектора 20 повторений. После

0 этого записанное число с выхода регистра 26 поступает на вход записываемых данных блока 21 как раз в тот момент, когда в нем разрешена запись. Таким образом содержимое ячейки памяти, адрес которой на входе

5 блока 21 не меняется в течение тактового периода увеличивается на 1. Одновременно код записанного до этого момента числа с выхода регистра 26 поступает на компаратор 27 детектора 20 повторений, который сравнивает его с кодом состояния счетчика

28 повторений. Так как в нем записано число 2, то положительный импульс на его выходе появится лишь через период повторения эталонной тест-последовательности, равный для М-последовательности (ПСП) интервалу времени ()ТТ, т.е. когда состояние регистра 4 повторится снова. При этом в блоке 7 будет записан фрагмент эталонной тест-последовательности, соответствующий одному полному циклу ее повторения. Импульс с выхода компаратора 27 детектора 20 повторений изменяет на 1 состояние счетчика 28 повторений и устанавливает второй триггер 9 устройства в состояние 1, который в свою очередь, управляя коммутатором 5 разрешает поступление входной внешней последовательности вместо эталонной на вход компаратора 10 устройства и через сумматор 1 в регистр 4 устройства. Подэтап записи эталонной тест- последовательности в блок 7 закончился.

На подэтапе записи исследуемой тест- последовательности в регистр 4 логический 0 с выхода второго элемента И-НЕ 14 разрешает счет третьему счетчику 17. При этом первый сумматор 1 продолжает работать как элемент ИЛИ, и в регистр 4 последовательно по битам записывается фрагмент входной внешней тест-последовательности. Когда третий счетчик 17 досчита- ет своего модуля счета п, то регистр 4 будет полностью заполнен входной информацией, на выходе третьего счетчика 17 появляется импульс, который устанавливает третий триггер 12 в состояние 1. Подэтап записи исследуемой тест-последовательности в регистр 4 закончился.

На подэтапе проверки отсутствия ложной синхронизации суматор 1 начинает работать как элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, т.е. как корректор ошибок, так как элемент И 11 открывается напряжением логической 1 с прямого выхода третьего триггера 12. Блок 7 установлен в режиме считывания информации напряжением логического 0 с инверсного выхода второго триггера 9. При этом если на предыдущем подэтапе в регистр 4 был записан безошибочный фрагмент исследуемой тест-последовательности, т.е. полностью совпадающий с соответствующим фрагментом эталонной тест-последовательности, то на выходе считываемых дан ных блока 7 будет формироваться внутренняя эталонная тест-последовательность, которая будет синхронизирована с входной внешней тест-последовательностью,

Если теперь на этом подэтапе проверки отсутствия ложной синхронизации во входной внешней тест-последовательности будут встречаться двоичные ошибки, то они

выделяются компаратором 10 и поступают ня четвертый сче гчик 18, которому разрешается счет напряжением логического 0 с инверсного выхода третьего триггера 12, проходящего через второй элемент ИЛИ 13. Этим же напряжением разрешается счет первому счетчику 15. Если на предыдущем подэтапе в регистр 4 был записан безошибочный фрагмент исследуемой внешней тест-последовательности, то за время, пока первый счетчик 15 досчитает до своего мо- дуля счета т, четвертый счетчик 18неуспеет досчитать до своего модуля счета (1+а), Н и процесс синхронизации устройства благо- получено закончится. При этом на выходе первого счетчика 15 появляется положительный импульс, который устанавливает четвертый триггер 19 в состояние 1, а также через второй элемент ИЛИ 13 поступает на вход Сброс в 0 -запрета счета - пере- писи в буферный регистр четвертого счетчика 18, а также в качестве синхроимпульса выдается на выход устройства.

Модули счета m и (1 + а) устанавливаются заранее с помощью соответствующих входов устройства и выбираются, исходя из ожидаемой статистики ошибок (ожидаемого среднего допустимого коэффициента ошибок входной внешней тест-последовательности Кош вх. макс). ; Если на предыдущем подэтапе в регистр 4 был записан фрагмент исследуемой тест-последовательности с ошибками, то это приведет к тому, что, как описывалась выше при правильном выборе пороговых значений модулей счета m и (1 ь а, четвертый счетчик 18 досчитает до своего модуля раньше, чем первый счегчик 15 до своего модуля гл. Тогда на выходе четвертого счетчика 18 появляется положительный импульс, который через первый элемент ИЛИ 3 устанавливает третий и четвертый триггеры 12, 19 в состояние О, при этом устройство снова переходит к подэтапу записи исследуемой тест-последовательности в регистр 4.

На этапе анализа ошибок исследуемой тест-последовательности напряжение логического 0 с инверсного выхода четвертого триггера 19 разрешает счетчик ошибок второму счетчику 16. Кроме того, на выход устройства выдаются в параллельном коде число m и число К с буферного регистра четвертого счетчика 18, соответствующее состоянию в момент прихода синхроимпульса с выхода второго элемента ИЛИ 13, которое запоминается в буферном регистре четвертого счетчика 18. Эти выходы служат для-подключения внешнего вычислительного устройства, которое по команде, в качестве которой может использоваться синхроимпульс, вычисляет коэффициент ошибок по интервалам Кош.и, определяемый выражением:

Y - к

1МЭШ.И -

Со счетчика 28 повторений детектора 20 повторений на выход устройства выдается число прошедших периодов повторения Н исследуемой тест-последовательности в па- раллельном коде для индикации или обработки с помощью внешних устройств.

С выхода компаратора 10 выделенные импульсы ошибок выдаются на выход устройства для обеспечения возможности под- ключения стандартной аппаратуры обработки статистических данных потоков ошибок, например для регистрации времени приема ошибки во входной ПСП.

С выхода компаратора 27 детектора 20 повторений импульсы циклов повторений Up с периодом, равным периоду повторений входной исследуемой тест-последовательности выдаются на выход устройства для обеспечения возможности подключения внешней измерительной аппаратуры.

Формула изобретения

1. Устройство для детектирования ошибок, содержащее первый триггер, R-вход которого является установочным входом устройства, последовательно соединенные второй и третий триггеры, первый элемент ИЛИ, выход которого соединен с R-входом третьего триггера, первый счетчик, первый вход которого является тактовым входом ус- тройства, четвертый триггер, S-вход которого соединен с выходом первого счетчика, второй счетчик, первый вход которого соединен с выходом четвертого триггера, компаратор, последовательно соединенные сумматора по модулю два, первый вход которого соединен с первым входом компаратора, и регистр сдвига, отличающееся тем, что, с целью повышения точности при одновременном увеличении помехоустой- чивости и расширении функциональных возможностей, введены блок оперативной памяти, выход которого соединен с вторым входом компаратора, элемент И, первый и второй входы и выход которого соединены соответственно с выходом компаратора, первым выходом третьего триггера и вторым входом сумматора по модулю два, последовательно соединенные формирователь сигналов управления, вход которого со- единен с первым входом первого счетчика, первый элемент И-НЕ и детектор повторений, первый выход которого соединен с первым входом блока оперативной памяти, второй и третий входы которого соединены

соответственно с вторым выходом второго триггера и выходом сумматора по мбдулю два, последовательно соединенные второй элемент И-НЕ и третий счетчик, второй вход и выход которого соединены соответственно с первым входом первого счетчика и С- входом третьего триггера, коммутатор, первый вход которого соединен с первым входом второго элемента И-НЕ и с первым выходом второго триггера, второй и третий входы коммутатора являются информационными входами устройства, а четвертый вход и выход коммутатора соединены соответственно с вторым выходом второго триггера и с первым входом компаратора, четвертый счетчик, первый вход которого соединен с вторым входом второго счетчика и выходом компаратора и является выходом сигнала ошибки устройства, второй элемент ИЛИ, первый вход которого соединен с вторым входом первого счетчика, вторым входом второго элемента И-НЕ и вторым выходом третьего триггера, а второй вход и выход второго элемента ИЛИ соединены соответственно с выходом первого счетчика и вторым входом четвертого счетчика, первый выход которого соединен с первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с R-входом первого триггера, и R-входом четвертого триггера, выход первого триггера соединен с D-вхо- дом второго триггера, вторым входом первого элемента И-НЕ, вторым входом детектора повторений и вторым входом регистра сдвига, третий и четвертый входы детектора повторений соединены соответственно с входом формирователя сигналов управления и выходом регистра сдвига, второй выход детектора повторений является выходом кода числа циклов повторения устройства, третий выход детектора повторений соединен с С- входом второго триггера и является выходом сигнала повторения устройства, третьи входы первого и четвертого счетчиков являются соответственно входом установки числа тактов и управляющим входом устройства, а выход второго элемента ИЛИ и второй выход четвертого счетчика являются соответственно первым и вторым синхронизирующими выходами устройства, четвертый выход детектора повторений соединен с S-входом первого триггера.

2. Устройство по, п.1, о т л и ч а ю щ е е с я тем, что детектор повторений содержит последовательно соединенные-блок оперативной памяти, первый вход которого является первым входом детектора повторений, сумматор, регистр, второй вход которого соединен с первым входом блока оперативной памяти, и компаратор, выход которого явля

ется третьим выходом детектора повторе-тора повторений, а выход коммутатора соений, элемент И, выход которого соединен сдинен с вторым входом блока оперативной

вторым входом сумматора, счетчик повторе-памяти и является первым выходом детектоний, первый вход которого соединен с выхо-ра повторений, второй вход счетчика тактов

дом компаратора, а выход счетчика5 соединен с третьим входом коммутатора,

повторений соединен с вторым входом ком-первым входом элемента И, третьим входом

паратора и является вторым выходом детек-регистра, вторым входом счетчика повторетора повторений, последовательноний и является вторым входом детектора

соединенные счетчик тактов, первый входповторений, выход регистра соединен с

которого является третьим входом детекто-10 третьим входом блока оперативной памяти,

ра повторений, и коммутатор, второй входвторой выход счетчика тактов является четкоторого является четвертым входом детек-вертым выходом детектора повторений.

Изобретение относится к измерительной технике. Цель изобретения - повышение точности при одновременном увеличении помехоустойчивости и расширении функциональных возможностей. Устройство содержит сумматор 1 по модулю два, формирователи 2 сигналов управления, два элемента ИЛИ 3 и 13, регистр 4 сдвига, коммутатор 5, два элемента И - НЕ 6 и 14, блок 7 оперативной памяти, четыре триггера 8, 9, 12 и 19, компаратор 10, элемент И 11, четыре счетчика 15, 16, 17 и 18, детектор 20 повторений, содержащий блок 21 оперативной памяти, коммутатор 22, счетчик 23 тактов, элемент И 24, сумматор 25, регистр 26, компаратор 27, счетчик 28 повторений. После включения импульс синхронизации устанавливает все четыре триггера 8, 9, 12 и 19 в исходное состояние. Всю работу устройства можно разбить на три основных этапа: обучение устройства, синхронизация устройства, анализ ошибок исследуемой тест-последовательности. В результате этого разбиения за счет введенных элементов и блоков проводится анализ исследуемой тест-последовательности путем сравнения ее с эталонной тест-последовательностью, записанной предварительно на этапе обучение в память блоков 7 и 21. Устройство по п. 2 формулы отличается выполнением блока 20. 1 з.п. ф-лы, 1 ил.