Устройство для деления Советский патент 1991 года по МПК G06F7/52 

(Л

с

Изобретение относится к вычислительной технике и может быть применено в быстродействующих вычислительных устройствах для деления чисел. Целью изобретения является сокращение количества оборудования устройства. Устройство содержит два регистра 1, 2 остатка, регистр 3 делителя, регистр 4 старших разрядов делителя, регистр 5 частного, сумматор 11 принудительного округления делителя, узел 12 вычисления обратной величины, три коммутатора 6 - 8, три вычитателя 14 - 16, сумматор 17, элемент И 18, блок 13 умножения, блок 19 управления и введенные два коммутатора 9, 10. 3 ил.

о а VI о о о

Изобретение относится к области вычислительной техники и может быть применено в быстродействующих вычислительных устройствах для выполнения операции деления чисел.

Целью изобретения является сокращение количества оборудования устройства.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 - функциональная схема блока управления; на фиг. 3 - микропрограмма работы устройства.

Устройство для деления содержит (фиг. 1) первый и второй регистры 1,2 остатка, регистр 3 делителя, регистр 4 старших разрядов делителя, регистр 5 частного, с первого по пятый коммутаторы 6-10, сумматор 11 принудительного округления делителя, узел 12 вычисления обратной величины, блок 13 умножения, с первого по третий вычитатели 14-16, сумматор 17, элемент И 18, блок 19 управления, вход 20 данных устройства, вход 21 синхронизации, вход 22 логической единицы устройства, выход 23 частного, выходы 24 первого коммутатора 6, выходы 25 второго коммутатора 7, выходы 26 разрядов первого регистра 1 остатка, выходы 27 старших разрядов первого регистра 1 остатка, выходы 28 разрядов второго регистра 2 остатка, выходы 29 старших разрядов второго регистра 2 остатка, выходы 30 разрядов регистра делителя 3, выходы 31 регистра 4 старших разрядов делителя, выходы 32 сумматора 11 принудительного округления делителя, выходы 33 узла 12 вычисления обратной величины, выходы 34 младших разрядов первого вычитателя 14, выход 35 старшего разряда первого вычитателя 14, выход 36 элемента И 18, выходы 37 третьего коммутатора 8, выходы 38 первой группы блока 13 умножения, выходы 39 второй группы блока 13 умножения, выходы 40 разности второго вычитателя 15, выходы 41 заема второго вычитателя 15, выходы 42 разности третьего вычитателя 16, выходы 43 заема третьего вычитателя 16, выходы 44 четвертого коммутатора 9, выходы 45 пятого коммутатора 10, выходы 46 сумматора 17, с первого по восьмой выходы 47-54 блока 19 управления.

Блок управления (фиг. 2) содержит счетчик 55 и узел 56 памяти микрокоманд.

Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства для деления.

Формирование цифр частного и остатка на каждом такте работы устройства производится следующим образом. Пусть делимое X и делитель Y есть положительные нормализованные двоичные дроби, т. е. 1/2 Х 1 и 1/2 Y 1. В дальнейшем

же (на следующих шагах деления), когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо. Пусть

Xi значение старших (К + 4) разрядов делимого (остатка). YI - значение старших (К + 3) разрядов делителя Y, YI + - значение принудительно округленных старших (К + 3) разрядов делителя, С 1/(Yi + Ь значение обратной величины от YI + 2 Ci - значение старших (К+2) разрядов обратной величины С, (Xi - р) - значение усеченного остатка, полученного приведением к однорядному коду старших разрядов двухрядного кода остатка, где р 0, если в старшие разряды остатка X при приведении его к однорядному коду придет заем из младших разрядов и р , если не придет, р - величина, на которую отличается значение

усеченного остатка, полученного приведением к однорядному коду старших разрядов двухрядного кода остатка, и принудительно уменьшенная на единицу младшего разряда, от значения усеченного остатка, получаемого приведением в однорядному коду всех разрядов двухрядного кода остатка. На подготовительном этапе деления формируется произведение делителя Y на значение старших (К + 2) разрядов обратной величины,

т. е. W Y . Ci. При выполнении собственно деления следующий остаток вычисляется по формуле X1 X - W (Xi - р). Промежуточное значение частного X является суммой всех (Xi - р), полученных на каждом такте собственно деления и сдвинутых относительно друг друга на (К - 1) разрядов, при этом значение (Xi - р), полученное на первом такте, образует старшие разряды промежуточного значения частного X. После выполнения

собственно деления значение X умножается на значение Ci. Старшие п разрядов этого произведения являются значением частного Z1.

Для доказательства того, что частное Z1

будет отличаться от частного Z X/Y, полученного делением n-рэзрядных чисел, на величину, меньшую либо равную единице младшего разряда с весом , достаточно доказать, что абсолютная погрешность с

(разность между Z X/Y и значением (Xi - р)« Ci, полученным на первом такте собственно деления) не будет превышать 2 и будет положительной, т. е.

5 (Xi-p)().

Пусть С2 С - Ci, X2 X - XL Y2 Y - YI - младшие части соответственно обратной величины, делимого и делителя. Максимальная погрешность будет, если р 2 к +

С2 2(к + 1), Х2 2(к + 3)- 2Л Y2 О, X .

При этих условиях неравенство для Ј можно доказать.

Первый регистр 1 остатка имеет два разряда слева от запятой, остальные справа. В исходном состоянии в этом регистре хранится n-разрядный двоичный код делимого X без знака, а в процессе деления.в каждом такте в него записывается значение поразрядных разностей двухрядного кода очередного остатка, сформированное на выходах 42 третьего вычитателя 16. Второй регистр 2 остатка имеет два разряда слева от запятой, остальные справа от запятой. В исходном состоянии этот регистр обнулен, а в процессе деления в него в каждом такте записывается значение поразрядных зае- мов двухрядного кода очередного остатка, сформированное на выходах 43 третьего вычитателя 16. Регистр 3 делителя в исходном состоянии хранит n-разрядный двоичный код делителя Y без знака, а к началу собственно деления в него записывается произведение W делителя Y на (К + 2) старших разрядов обратной величины Ci, вычисленной по значению YI + + 3.

Произведение W поступает в однорядном коде с выходов 46 сумматора 17. На последнем такте собственно деления в регистр 3 делителя записывается m (К - 1) + 5 разрядов промежуточного значения частного X (т - число тактов собственно деления), образованного на выходах 46 сумматора 17. Регистр 4 старших разрядов делителя (К + 3) разрядный и предназначен для хранения YI (старших (К + 3) разрядов делителя Y без знака). Регистр 5 частного в исходном состоянии обнулен, а в процессе деления в него на каждом такте записывается накапливаемое значение частного X , поступающее с выходов 46 сумматора 17. На последнем такте работы устройства в регистр 5 записывается частное Z , которое поступает на выход 23 частного устройства. Предполагается, что регистры 1-5 реализованы на основе двухтактных синхронных DV-триггеров. Запись информации в регистры производится по синхроимпульсу при наличии разрешающего потенциала на их V-входах. Кроме того, второй регистр 2 остатка и регистр 5 частного вначале деления обнуляются путем подачи синхроимпульса с входа 21 синхронизации устройства на их синхровходы и разрешающего потенциала с первого выхода 47 блока управления на их входы разрешения установки в нуль.

С помощью первого коммутатора 6 осуществляется передача на информационные входы первого регистра 1 остатка либо делимого X с входа 20 данных устройства, когда на первом выходе 47 блока 19 управления формируется сигнал 1, либо значения поразрядных разностей двухрядного кода 5 остатка X , образованного на выходах 42 разности третьего вычитателя 16, когда на втором выходе 48 блока 19 управления формируется сигнал 1. С помощью второго коммутатора 7 осуществляется передача на 10 информационные входы регистра 3 делителя либо делителя Y с входа 20 данных устройства, когда на пятом выходе 51 блока 19 управления формируется сигнал 1, либо значения X или W, образованного на выхо- 15 дах 46 сумматора 17, когда на седьмом выходе 53 блока 19 управления формируется сигнал 1. С помощью третьего коммутатора 8 осуществляется передача на его выходы 37 либо значения Ci старших (К + 2)

0 разрядов обратной величины от принуди- тельно округленного значения старших, (К + 3) разрядов делителя, образованного на выходах 33 узла 12 вычисления обратной величины, когда на шестом выходе 52 блока

5 19 управления формируется сигнал 1, либо значения (Xi - р) однорядного кода (К + 4) старших разрядов остатка, поступающего с выходов 34 младших разрядов второго вычитателя 14, когда на выходе 36 элемента И

0 18 формируется сигнал 1 С помощью четвертого коммутатора 9 осуществляется передача на входы первого слагаемого сумматора 17 либо (К + 4) разрядов промежуточного значения частного (Xi - р), получа5 емых в каждом такте собственно деления и поступающих на входы младших разрядов информационных входов второй группы четвертого коммутатора 9 с выходов 37 третьего коммутатора 8 (на входы старших

0 разрядов информационных BXI цов второй группы коммутатора 9 подают О), когда на втором выходе 48 блока 19 управления формируется сигнал 1, либо значения первого ряда двухрядного кода произведения W или

5 Z , сформированного на выходах 38 блока 13 умножения и поступающего на информационные входы первой группы четвертого коммутатора 9, когда на шестом выходе 52 блока 19 управления формируется сигнал

0 1. С помощью пятого коммутатора 10 осуществляется передача на входы второго слагаемого сумматора 17 либо значения второго ряда двухрядного кода произведения W или Z , сформированного на выходах

5 39 блока 13 умножения и поступающего на информационные входы первой группы пятого коммутатора 10, когда на шестом выходе 52 блока 19 управления формируется сигнал 1, либо промежуточного значения частного X, поступающего с выходов регистра 5 частного на информационные входы второй группы пятого коммутатора 10 со сдвигом на (К - 1) разрядов в сторону старших разрядов (на входы (К - 1) младших разрядов информационных входов второй группы коммутатора 10 подаются О, когда на втором выходе 48 блока 19 управления формируется сигнал 1. Коммутаторы 6-10 могут быть реализованы на элементах 2И- 214ЛИ.

Сумматор 11 принудительного округления делителя является комбинационной схемой. В нем осуществляется принудительное округление значения YI старших (К + 2) разрядов делителя путем прибавления единицы в его младший разряд, поступающей на вход переноса сумматора 11 принудительного округления делителя через вход 22 логической единицы устройства. На выходах 32 сумматора 11 образуется значение Y + .

Узел 12 вычисления обратной величины производит вычисление значения Ci старших (К + 2) разрядов обратной величины С s1/(Yi + 2 + 3). На выходах 33 узла 12 вычисления обратной величины формируется значение d старших (К + 2) разрядов обратной величины С принудительно округленного усеченного делителя. В данном случае предполагается его реализация совместно с сумматором 11 принудительного округления делителя на ПЗУ. Ниже приведен фрагмент таблицы истинности для такой реализации при значении К 4.

Первый вычитатель 14 комбинационного типа. Он осуществляет преобразование (К + 5) старших разрядов двухрядного кода остатка, хранящегося в регистрах 1, 2 остатка, в однорядный код (два разряда слева от запятой и (К + 3) разряда справа от запятой). При этом в первом вычитателе 14 осуществляется принудительное уменьшение значения усеченного остатка на единицу младшего разряда, поступающего на вход заема первого вычитателя 14 через вход 22 логической единицы устройства, в результате чего формируется значение (Xi - p). На выходах 34 младших разрядов первого вычитателя 14 образуется однорядный код (К + 4) старших разрядов остатка (один разряд слева от запятой и (К + +3) разряда справа от запятой), а на выходе 35 старшего разряда первого вычитателя 14 образуется старший разряд остатка. Так как в устройстве при формировании частного используется значение старших разрядов ос- татка, полученное при приведении на первом вычитателе 14 к однорядному коду старших разрядов двухрядного кода остатка и принудительно уменьшенное на единицу младшего разряда, то становится возможным образование неправильного значения частного. Так,

если значение старших разрядов приведенного к однорядному коду полноразрядного остатка равно нулю, то при формировании однорядного кодастарших разрядов остатки на

выходах 34 младших разрядов первого вычитателя 14 возможно получение значения, меньшего чем нуль на единицу младшего разряда, т. е. значения 11 „.. Но в этом случае на К 4

выходе 35 старшего разряда первого вычитателя 14 формируется единица. Если же значение старших разрядов приведенного полноразрядного остатка не равно нулю, на выходе 35 старшего разряда формируется

нуль. Для исключения возможности получения в первом случае неверного значения частного в устройстве предусмотрена блокировка (формирование значения старших разрядов остатка Х - р, равного нулю). Это

производится путем подачи на инверсный вход элемента И 18 единичного сигнала с выхода 35 первого вычитателя 14. В этом случае на выходе 36 элемента И 18 независимо от значения сигнала на его прямом

входе формируется сигнал О, который запрещает прохождение значения Xi - р с информационных входов второй группы третьего коммутатора 8 на его выходы 37 (формируется значение,00...0}.В случае,

когда на инверсный вход элемента И 18 подается сигнал О, а на прямой вход подается сигнал 1 с второго выхода 48 блока 19 управления, значение старших разрядов остатка Xi - р с информационных входов второй группы третьего коммутатора 8 поступает на его выходы 37.

Блок 13 умножения производит умножение содержимого регистра 3 делителя (на

подготовительном этапе - делителя Y, во время всех шагов собственно деления - произведения W, а на последнем шаге работы устройства - промежуточного (значения частного X) на значение величины, сформиро5 ванной на выходах 37 третьего коммутатора 8 (соответственно на Ci, XL -pi, Ci). На его выходах 38, 39 первой и второй групп соответственно образуется произведение в двухрядном коде (соответственно W Y -Ci,

0 (Xi-p)- W, Z X -Ci).

С помощью второго и третьего вычита- телей 15,16 вычисляется очередной остаток по двухрядному коду предыдущего остатка X, поступающему на входы уменьшенного и

5 вычитаемого первой группы вычитателя 15 с выходов 26, 28 первого и второго регистров 1, 2 остатка соответственно и по двухрядному коду произведения W -(Xi - р), поступающему на входы вычитаемого первой группы

третьего вычитателя 16с выходов 38 первой группы блока 13 умножения и на входы вычитаемого второй группы второго вычитателя 15 с выходов 39 второй группы блока 13 умножения. Второй и третий вычитатели 15, 16 могут быть построены с использованием одноразрядных двоичных вычитателей и являются вычитателями без распространения заема. На выходах 42,43 третьего вычитателя 16 очередной остаток X X - W (Xi - р) формируется в двухрядном коде в виде разности и заема. Вычитатели 15,16 могут быть также реализованы на основе одноразрядных двоичных сумматоров с применением правил обработки информации в обратном или дополнительном кодах. Для этого необходимо информацию, поступающую на входы вычитателей 15,16 с выходов 38,39 блока 13 умножения, проинвертировать и осуществить прибавление единиц в их младшие разряды (при использовании дополнительного кода). В этом случае на выходах 42, 43 третьего вычитателя 16 очередной остаток образуется в двухрядном коде в виде суммы и переноса. Очередной остаток с выходов 42,43 третьего вычитателя поступает со сдвигом на (К -1) разряд в сторону старших разрядов на информационные входы второй группы первого коммутатора 6 и на информационные входы второго регистра 2 остатка.

Сумматор 17 предназначен для выполнения операции суммирования с распространением переноса информации, поступающей с выходов 44, 45 четвертого 9 и пятого 10 коммутаторов. Он участвует в процессе накопления промежуточного значения частного, когда на первые управляющие входы четвертого и пятого коммутаторов 9, 10 подается сигнал Тс выхода 48 блока 19 управления. Это производится путем прибавления к промежуточному значению частного, хранящемуся в регистре 5 частного и сдвинутому на (К - 1) разрядов влево (в сторону старших разрядов), (К + 4) разрядов частного, сформированных на выходах 37 третьего коммутатора 8. Сумматор 17 также участвует в процессе формирования однорядного кода произведения, полученного на выходах 38, 39 блока 13 в двухрядном коде, когда на вторые управляющие входы четвертого и пятого коммутаторов 9, 10 подается сигнал Г с выхода 52 блока 19 управления.

Блок 19 управления координирует работу узлов и блоков устройства при выполнении в нем операции деления чисел. Как и в устройстве-прототипе он может быть реализован самыми различными методами и средствами. На фиг. 2 в качестве примера приведена реализация блока 19 на основе счетчика 55 узла 56 памяти микрокоманд.

Счетчик 55 накапливающего типа и предназначен для естественной адресации микрокоманд. Вход счета счетчика соединен с входом 21 синхронизации устройства. В качестве па мяти 56 микрокоманд может быть применена быстродействующая постоянная память емкостью (т + 3) 8, где т L/ i

- число

тактов собственно деления ц X ближай10 шее целое, большее или равное X). В самом начале работы устройства счетчик 55 устанавливается в некоторое исходное состояние, например в нуль (на фиг. 2 цепь установки счетчика 55 в исходное состояние

15 не показана). Микропрограмма работы устройства представлена на фиг. 3.

Устройство для деления работает следующим образом.

Пусть на вход 20 данных устройства уже

0 поступил n-разрядный двоичный код делителя Y (здесь предполагается, что делимое X и делитель Y правильные нормализованные положительные дроби), и счетчик 55 блока 19 управления установлен в исходное

5 нулевое состояние. По содержимому счетчика 55, которое служит адресом обращения к памяти 56 микрокоманд, из памяти 56 микрокоманд считывается микрокоманда 1, которой соответствуют управляющие сигна0 лы Y50, Y51 (фиг. 3). В результате этого соответственно на четвертом и пятом выходах 50,. 51 блока 19 управления устанавливаются уровни Г. Под действием этих управляющих сигналов второй коммутатор 7 пропускает на

5 информационные входы регистра 3 делителя делитель Y с входа 20 данных устройства, а регистр 3 делителя и регистр 4 старших разрядов делителя подготовлены к приему информации, так как на их входах разреше0 ния записи присутствуют потенциалы 1. С приходом первого импульса на вход синхронизации устройства производится запись делителя Y в регистр 3 делителя и старших разрядов делителя Yi в регистр 4 старших

5 разрядов делителя, а также установка счетчика 55 блока 19 управления в состояние 1.

Во втором такте работы устройства из узла 56 памяти микрокоманд считывается микрокоманда 2, которой соответствуют

0 управляющие сигналы Y47, Y49, Y50. Y52, Y53. В результате этого соответственно на первом, третьем, четвертом, шестом и седьмом выходах 47,49,50,52, 53 блока 19 управления устанавливаются уровни 1. Под действием

5 этих управляющих сигналов первый коммутатор 6 пропускает на информационные входы первого регистра 1 остатка делимое X с входа 20 данных устройства, первый регистр 1 остатка подготовлен к приему информации, третий коммутатор 8 пропускает на входы

ервой группы блока 13 умножения значеие старших разрядов обратной величины i, сформированное на выходах 33 узла 12 ычисления обратной величины. На выходах 8, 39 первой и второй групп блока 13 умноения формируется произведение W Y Ci в двухрядном коде, которое поступает на нформационные входы первой группы четвертого и пятого коммутаторов 9, 10, настронных на пропуск этой информации на выходы 44, 45 управляющим сигналом с выхода 52 блока 19 управления, Сумматор 17 приводит к однорядному коду это произведение. Поддействием управляющего сигнала с выхода 53 блока 19 управления второй коммутатор 7 пропускает на информационные входы регистра 3 делителя значение произведения W в однорядном коде с выходов 46 сумматора 17, Под действием управляющего сигнала с выхода 50 блока 19 управления регистр 3 делителя подготовлен к приему информации, Кроме этого, второй регистр 2 остатка и регистр 5 частного настроены на обнуление. С приходом второго импульса на вход 21 синхронизации устройства производится запись делимого X и произведения W в регистры соответственно 1, 3, а также обнуление регистров 2, 5 и установка счетчика 55 блока 19 управления в состояние 2. На этом заканчивается подготовительный этап работы устройства, включающий два такта, и начинается собственно деление, в процессе которого в течение m тактов формируется m(K- 1) +5 двоичных цифр промежуточного значения частного X.

В первом такте собственно деления из памяти 56 микрокоманд считывается микрокоманда 3, которой соответствуют управляющие сигналы Y48, Y49, Y54, и соответственно на втором, третьем и восьмом выходах 48, 49, 54 блока 19 управления устанавливаются уровни 1. Под действием этих управляющих сигналов третий коммутатор 8 пропускает на свои выходы 37 значение (Xi - p) с выходов 34 первого вычитателя 14, если на выходе 35 старшего разряда первого вычитателя 14 сформирован сигнал О, и нуль в противном случае, четвертый и пятый коммутаторы 9, 10 пропускают на входы сумматора 17 соответственно значение (Хч - р) с выходов 37 третьего коммутатора 8 и накапливаемое промежуточное значение частного X , подаваемое на информационные входы второй группы пятого коммутатора 10 со сдвигом на (К - 1) разряд влево (в сторону старших разрядов). Регистр 5 частного настроен на прием информации, поступающей с выходов 46 сумматора 17, Кроме того, на выходах 38, 39 первой и второй групп блока 13 умножения формируется произведение W (Xi -р) в двухрядном коде. С помощью вычитателей 15, 16 на выходах 42, 43 разности и

заема вычитателя 16 формируется значение

X - W (Xi - р) в двухрядном коде, которое в дальнейшем служит остатком и подается на информационные входы первого регистра 1 остатка через коммутатор 6 и на информационные входы второго регистра остатка со

сдвигом на (К - 1) разряд влево (в сторону старших разрядов). Первый и второй регистры 1, 2 остатка настроены на прием информации. С приходом третьего импульса на вход 21 синхронизации устройства в первый

и второй регистры 1, 2 остатка записывается двухрядный код следующего остатка, в регистре 5 частного накапливается промежуточное значение частного, а счетчик 55 блока 19 управления устанавливается в состояние 3.

Аналогичным образом устройство работает и в других тактах собственно деления. Отметим только, что на последнем такте собственно деления (микрокоманда m + 2 на фиг. 3) накопленное промежуточное значение частного X с выходов 46 сумматора 17 поступает на информационные входы регистра 3 делителя через второй коммутатор 7. Регистр 3 делителя под действием управляющего сигнала с выхода 50 блока 19 управления подготовлен к приему информации, С приходом импульса с входа 21 синхронизации устройства промежуточное значение частного записывается в регистр 3 делителя, а счетчик 55 блока 19 управления устанавливается в состояние т + 2.

На последнем (т + 3) такте деления из узла 56 памяти микрокоманд считывается микрокоманда m +3, которой соответствуют управляющие сигналы Y52, Y54 и соответственно на шестом и восьмом выходах 52, 54 блока 19 управления устанавливаются уровни 1. Под действием этих управляющих сигналов третий коммутатор 8 пропускает на входы первой группы блока 13 умножения значение старших разрядов обратной величины CL Коммутаторы 9,10 пропускают на входы сумматора 17 двухрядный код произведения X Ci с выходов 38, 39 первой и второй групп блока 13 умножения. Сумматор

0 17 формирует однорядный код произведения X -Ci, поступающий на информационные входы регистра 5 частного, который подготовлен к приему информации единичным сигналом на выходе 54 блока 19. С приходом импульса

5 на вход 21 синхронизации устройства произведение X Ci записывается в регистр 5 частного, п старших разрядов его являются разрядами частного Z . и поступают на выход 23 частного устройства.

Формула изобретения

Устройство для деления, содержащее два регистра остатка, регистр делителя, регистр частного, регистр старших разрядов делителя, сумматор принудительного округления делителя, узел вычисления обратной величины, элемент И, три коммутатора, три вычитателя, сумматор, блок умножения .и блок управления, причем информационные входы регистра старших разрядов делителя и информационные входы первой группы первого и второго коммутаторов соединены с входом данных устройства, выходы первого коммутатора соединены с информационными входами первого регистра остатка,выходы старших разрядов которого соединены с входами уменьшаемого первого вычитателя, входы вычитаемого которого соединены с выходами старших разрядов второго регистра остатка, вход заема первого вычитателя соединен с входом логической единицы устройства и входом переноса сумматора принудительного округления, информационные входы которого соединены с выходом регистра старших разрядов делителя, выходы сумматора принудительного округления соединены с входами узла вычисления обратной величины, выходы которого соединены с информационными входами первой группы третьего коммутатора, информационные входы второй группы которого соединены с выходами младших разрядов первого вычитателя, выход старшего разряда Которого соединен с инверсным входом элемента И, выход которого соединен с первым управляющим входом третьего коммутатора, выходы которого соединены с входами первой группы блока умножения, входы второй группы которого соединены с выходами регистра делителя, информационные входы которого соединены с выходами второго коммутатора, информационные входы второй группы которого соединены с выходами сумматора и с информационными входами регистра частного, выходы разрядов первого регистра остатка соединены с входами уменьшаемого второго вычитателя, входы вычитаемого первой группы которого соединены с выходами разрядов второго регистра остатка, информационные входы которого соединены с выходами заема третьего вычитателя, выходы разности которого соединены с информационными входами второй группы первого коммутатора, выходы разности второго вычитателя соединены с

входами уменьшаемого третьего вычитателя, входы вычитаемого первой группы которогосоеди- йены с выходами первой группы блока умножения, вход синхронизации устройства 5 соединен с синхровходами первого и второго регистров остатка, регистра делителя, регистра старших разрядов делителя, регистра частного и блока управления, первый выход блока управления соединен с 10 первым управляющим входом первого коммутатора и входами установки в О второго регистра остатка и регистра частного, второй выход блока управления соединен с вторым управляющим входом первого ком5 мутатора, с прямым входом элемента И и входом разрешения записи второго регистра остатка, третий и четвертый выходы блока управления соединены с входами разрешения записи первого регистра остатка и реги0 стра делителя соответственно, пятый выход блока управления соединен с входом разрешения записи регистра старших разрядов делителя и первым управляющим входом второго коммутатора, шестой выход блока

5 управления соединен с вторым управляющим входом третьего коммутатора, отличающееся тем, что, с целью сокращения количества оборудования, устройство содержит четвертый и пятый коммутаторы, при0 чем выходы первой группы блока умножения соединены с информационными входами первой группы четвертого коммутатора, информационные входы второй группы которого соединены С входами первой группы

5 блока умножения, выходы второй группы которого соединены с входами первой группы пятого коммутатора и с входами вычитаемого второй группы второго вычитателя, выходы заема которого соединены с входами

0 вычитаемого второй группы третьего вычитателя, выходы разрядов регистра частного соединены с выходами частного устройства и информационными входами второй группы пятого коммутатора, выходы четвертого и

5 пятого коммутаторов соединены с входами первой и второй групп сумматора соответственно, второй выход блока управления соединен с первыми управляющими входами четвертого и пятого коммутаторов, вторые

0 управляющие входы которых соединены с шестым выходом блока управления, седьмой выход которого соединен с вторым управляющим входом второго коммутатора, восьмой выход блока управления соединен

5 с входом разрешения записи регистра частного.

Значение разрядов регистра старших разрядов делителя на адресных входах ПЗУ

О, 1000000 О, 1000001 О, 1000010

О, 1 1 1 1 1 1 О О, 1 1 1 1 1 1 1

47 48 49 50 51 52 53 54

44-.U44-U56

Т

о- 21

ж

Фиг.2

Значение старших разрядов обратной величины

1, 1 1 1 1 1

1,11110 1,11101

1,00000 1,00000

ГУМ, У51

19

I

ЩЩЩЩУМ

I

т+ 3 1

/

т, У 54