Устройство синхронизации по циклам Советский патент 1991 года по МПК H04L7/08 

Изобретение относится к радиотехнике и может использоваться в системах передачи дискретных сообщений и в системах с цифровыми методами модуляции аналоговых сигналов.

Целью изобретения является сокращение времени восстановления синхронизма.

На фиг. 1 представлена структурная электрическая схема устройства синхронизации по циклам; на фиг.2 и 3 - временные диаграммы работы устройства в режиме восстановления циклового синхронизма при наличии одного лишнего тактового импульса и при пропуске одного тактового импульса.

Устройство синхронизации по циклам содержит опознаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, делитель - распределитель 5, второй анализатор 6 ошибок, обнаружитель 7 отсутствия

синхронизма, формирователь 8 сигналов фазирования, триггер 9, счетчик 10 и дополнительный делитель - распределитель 11.

Устройство синхронизации по циклам работает следующим образом.

На выходе олознавателя 1 синхрогруппы образуются сигналы откликов как на син- хрогруппу, так и на кодовые группы информационного сигнала, сходные с синхрогруппой.

Сигналы откликов с выхода олознавате- ля 1 синхрогруппы поступают на первые входы первого и второго анализаторов 2 и б ошибок. На вторые входы первого и второго анализаторов 2 и 6 ошибок поступают сигналы опробования с выходов соответственно делителя 3 частоты (см. фиг.2,3д) и делителя - распределителя 5 (см. фиг.2,3).

Каждый из анализаторов 2 и 6 ошибок вырабатывает на своем первом выходе сигнал правильного приема (см. фиг.2.Зги) отЈ

О Ч О

:л

XJ

о

45

клика опознавателя 1 синхрогруппы на синхрогруппу в случае, когда сигнал опробования совпадает по времени с откликом опознавателя 1 синхрогруппы. Если в момент прихода сигнала опробования сигнал отклика опознавателя 1 синхрогруппы отсутствует, то в этот момент на втором выходе соответствующего анализатора (2 или 6) ошибок формируется сигнал ошибки.

Первый анализатор 2 ошибок, делитель 3 частоты и решающий узел 4 служат для быстрого обнаружения отсутствия синхронизма, поиска и фиксации нового состояния синхронизма. При приходе подряд некоторого небольшого числа сигналов ошибки с выхода первого анализатора 2 ошибок (см. фиг.2, Зд) решающий узел 4 переходит в режим поиска синхронизма и формирует управляющий сигнал (см. фиг.2, Зв), разрешающий управление делителем 3 частоты сигналами с выхода первого анализатора 2 ошибок. Остановка делителя 3 частоты осуществляется по первому сигналу ошибки (см. фиг,2, Зд), а запуск - по сигналу правильного приема синхрогруппы (см. фиг.2, Зг).

После нахождения делителем 3 частоты нового состояния синхронизма и прихода подряд некоторого числа сигналов правильного приема отклика опознавателя 1 синхрогруппы решающий узел 4 переходит в режим фиксации синхронизма и формирует управляющий сигнал, обеспечивающий безостановочную работу делителя 3 частоты, а также сигнал (см. фиг.2, Зж), подготавливающий формирователь 8 сигналов фазирования к сравнению фаз делителя 3 частоты и делителя - распределителя б.

На входы обнаружителя 7 отсутствия синхронизма приходит сигнал правильного приема (см. фиг.2,3и) и сигнал ошибки (см. .фиг.2, Зк) с выходов второго анализатора 6 ошибок. На выходе обнаружителя 7 отсутствия синхронизма формируется сигнал отсутствия синхронизма, когда на его вход поступит подряд М сигналов ошибки. Сигналом отсутствия синхронизма запускается на счет счетчика 10, а триггер 9 устанавливается в положение (см. фиг.2, Зл), разрешающее сравнение фаз делителя 3 частоты и делителя - распределителя 5 в формирователе 8 сигналов фазирования.

При установленном триггере 9 (см, фиг.2, Зд) и при наличии на выходе решающего узла 4 сигнала (см. фиг.2, Зж), подготавливающего формирователь 8 сигналов фазирования, формирователь 8 сигналов фазирования осуществляет сравнение фаз делителя 3 частоты и делителя - распределителя 5. В случае расхождения фаз делителя 3 частоты и делителя - распределителя 5 в формирователе 8 сигналов фазирования формируется сигнал (см. фиг.2, Зм), производящий установку фазы делителя - распределителя 5 ч соответствии с фазой делителя 3 частоты, а также формируется сигнал, осуществляющий сброс триггера 9 и инерцион- ного обнаружителя 7 отсутствия синхронизма. При совпадении фаз делителя

0 3 частоты и делителя - распределителя 5 формирователь 8 сигналов фазирования формирует только один сигнал, производя- щий сброс триггера 9 и обнаружителя 7 отсутствия синхронизма.

5После запуска счетчика 10 сигналом с

выхода обнаружителя 7 отсутствия синхронизма счетчик 10 начинает считать импульсы тактовой частоты (см. фиг.З, 4а) и формирует на своем выходе сигнал (см.

0 фиг.2, Зм) логической единицы. По истечении К тактовых интервалов (К - коэффициент счета счетчика 10) счетчик 10 прекращает счет, переходит в режим Остановка и формирует на своем выходе сигнал

5 логического нуля (см. фиг.2, Зи). Счетчик 10 находится в этом режиме вплоть до прихода следующего запускающего сигнала с выхода обнаружителя 7 отсутствия синхронизма. Дополнительный делитель - распредели0 тель 11 при приходе нулевого управляющего сигнала с выхода счетчика 10 игнорирует сигнал тактовой частоты (см. фиг.З, 4а), а пропускает на свой выход сигналы с установочных входов, т.е. сигналы с выхода дели5 теля - распределителя 5. При поступлении логической единицы на управляющий вход дополнительного делителя - распределителя 11 он игнорирует сигналы установленных входов, а продолжает считать сигнал такто0 вой частоты, начиная с того состояния (той фазы), которое было записано с установочных входов перед переходом управляющего сигнала из нуля в единицу.

В засинхронизированном режиме, ког5 да сигналы опробования делителя 3 частоты и делителя - распределителя 5 совпадают с откликами опоэнавателя 1 синхрогруппы на синхрогруппу, анализаторы 2 и 6 ошибок формируют только сигналы пра0 вильного приема. В этом случае решающий узел 4 находится в режиме фиксации синхронизма, обнаружитель 7 отсутствия синхронизма и триггер 9 находятся в сброшенном состоянии, формирователь 8

5 сигналов фазирования на разрешает сравнение фаз делителя 3 частоты и делителя - распределителя 5, счетчик 10 находится в режиме Остановка и выдает сигнал логического нуля, в результате че.го фаза допол- нительного делителя - распределителя 11

совпадает с фазой делителя - распределителя 5. В этом режиме предлагаемое устройство работает так же, как и известное.

Если в засинхронизированном режиме из-за ошибок в канале связи некоторые синхрогруппы оказываются искаженными, то решающий узел 4 может перейти в режим поиска синхронизма и заставить делитель 3 частоты останавливаться первым сигналом ошибки и запускаться первым сигналом правильного приема.

Однако в этом случае неправильная установка делителя - распределителя 5 чрезвычайно маловероятна, поскольку для этого необходимо одновременное выполнение двух независимых маловероятных условий. Во-первых, для обнаружения отсутствия синхронизма в обнаружителе 7 отсутствия синхронизма необходимо, чтобы искаженными оказались М синхрогрупп подряд..Во- вторых, решающий узел 4 должен зафиксировать неправильное положение синхронизма, т.е. в информационном сигнале в нескольких циклах подряд на одних и тех же позициях цикла должны сформироваться группы сигнала, сходные с синхрогруппой.

Если обнаружитель 7 отсутствия синхронизма не выдает сигнал обнаружения отсутствия синхронизма, то независимо от работы решающего узла 4 формирователь 8 сигналов фазирования не разрешает сравнение фаз делителя 3 частоты и делителя - распределителя 5 и работа блока 5, 10 и 11 не отличается от их работы в засинхронизированном режиме и отсутствии ошибок канала связи.

Если обнаружитель 7 отсутствия синхронизма вырабатывает ложный сигнал ота

сутствия синхронизма, а решающий узел 4 фиксирует правильное состояние синхронизма, то формирователь 8 сигналов фазирования сравнивает фазы делителя 3

5 частоты и делителя - распределителя 5 и поскольку в этом случае они совпадают вырабатывает только импульс сброса обнаружителя 7 отсутствия синхронизма и триггера 9. Фаза делителя - распределите0 ля 5 остается неизменной. Счетчик 10 после появления сигнала на выходе обнаружителя 7 отсутствия синхронизма переходит в режим счета. В течение последующих К тактовых интервалов дополнительный делитель 5 распределитель 11 находится в режиме самостоятельного счета. Однако, поскольку фаза делителя - распределителя 5 остается неизменной, то и сигнал на выходе дополнительного делителя - распределителя 11

0 не отличается от сигнала на выходе делителя - распределителя 5.

Формула изобретения

5Устройство синхронизации по циклам

по авт.св. Ns 544160, отличающееся тем, что, с целью сокращения времени восстановления синхронизма, введены счетчик и дополнительный делитель - распредели0 тель, тактовые входы которых соединены между собой и с тактовым входом делителя - распределителя, дополнительные выходы которого соединены с соответствующими установочными входами дополни5 тельного делителя - распределителя, к управляющему входу которого подключен выход счетчика, к управляющему входу которого подсоединен выход обнаружителя отсутствия синхронизма.

1234561

а тлшлшгшшишпшшшгллдл

п п п п п п п

Изобретение относится к радиотехнике и может использоваться в системах передачи дискретных сообщений и в системах с цифровыми методами модуляции аналоговых сигналов. Цель изобретения - сокращение времени восстановления синхронизма. Устройство синхронизации по циклам содержит опознаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, делитель - распределитель 5, второй анализатор 6 ошибок, обнаружитель 7 отсутствия синхронизма, формирователь 8 сигналов фазирования и триггер 9. Цель достигается введением счетчика 10 и дополнительного делителя - распределителя 11. 3 ил.

Фиг.2

1254561 а ЯЛПШ1ЛЛЛЛПЛЛ ШГ1Ш1ШиТПЛЛЛЛЛЛЛ11Ш б п п п п п п п

-Л.

Л

П

тт.

п

л

п

Л П

П