Устройство синхронизации по циклам Советский патент 1993 года по МПК H04L7/08 

вого и второго делителей-распределителей 5, 11, счетчика 10 и дополнительного счетчика 12. Дополнительный вход устройства является входом амплитудного детектора 13. Выход опознавателя 1 синхрогруппы соединен с первыми входами первого и второго анализаторов 2, 6 ошибок. Первый и второй выходы первого анализатора 2 ошибок соединены, соответственно, с первым и вторым входами делителя 3 частоты, а также, соответственно, с первым и вторым входами решающего узла 4. Первый выход решающего узла 4 соединен с управляющим входом делителя 3 частоты. Второй выход решающего узла 4 соединен с первым входом формирователя 8 сигналов фазирования. Выход делителя 3 частоты соединен со вторым входом первого анализатора 2 ошибок и со вторым входом формирователя 8 сигналов фазирования. Первый и второй выходы второго анализатора 6 ошибок соединены, соответственно, с первым и вторым входами обнаружителя 7 отсутствия синхронизма. Выход обнаружителя 7 отсутствия синхронизма соединен с установочным входом триггера 9 и первым входом элемента И-НЕ 16. Выход элемента И-НЕ 16 соединен с управляющим входом счетчика 10. Выход счетчика 10 соединен с первым входом элемента ИЛИ 17. Выход триггера 9 соединен с третьим входом формирователя 8 сигналов фазирования. Первый выход формирователя 8 сигналов фазирования соединен со входами сброса обнаружителя 7 отсутствия синхронизма и триггера 9. Второй выход формирователя 8 сигналов фазирования соединен с установочным входом первого делителя-распределителя 5. Первый выход первого делителя-распределителя 5 соединен со вторым входом второго анализатора 6 ошибок и с четвертым входом формирователя 8 сигналов фазирования. Остальные выходы первого делителя-распределителя 5 соединены с соответствующими установочными входами второго делителя-распределителя 11. Выход амплитудного детектора 13 соединен со входом порогового устройства 14. Выход порогового устройства 14 соединен с управляющим входом дополнительного счетчика 12. Выход дополнительного счетчика 12 соединен со входом инвертора 15 и со вторым входом элемента ИЛИ 17. Выход инвертора 15 соединен со вторым входом элемента И-НЕ 16. Выход элемента ИЛИ 17 соединен с управляющим входом второго делителя-распределителя 11. Выход второго делителя-распределителя 11 является выходом устройства.

Устройство синхронизации по циклам работает следующим образом. Считаем, что

для обеспечения синхронизации по циклам приемного устройства в передающем устройстве в каждом цикле, состоящем из N тактов, на одних и тех же позициях цикла формируется сосредоточенная синхрогруппа фиксированного состава. На информаци- онный вход устройства поступает последовательный цифровой информационный коде введенными в него Синхрогруппа- ми с выхода демодулятора. На выходе опознавателя 1 синхрогруппы образуются сигналы откликов как на синхрогруппу, так и на кодовые группы информационного сигнала, сходные с синхрогруппой. Эти сигна- лы откликов поступают на первые входы первого и второго анализаторов 2, 6 ошибок, на вторые входы которых подаются сигналы опробования с выходов, соответственно, делителя 3 частоты и пер- вого делителя-распределителя 5. Каждый из анализаторов 2, 6 ошибок вырабатывает на своем первом выходе сигнал правильного приема в случае, когда сигнал опробования совпадает по времени с откликом опознава- теля 1 синхрогруппы. Если в момент прихода сигнала опробования сигнал отклика опознавателя 1 синхрогруппы отсутствует, то в этот момент на втором выходе соответствующего анализатора 2 или 6 ошибок формируется сигнал ошибки.

Первый анализатор 2 ошибки, делитель 3 частоты и решающий узел 4 служат для быстрого обнаружения отсутствия синхррнизма, поиска и фиксации нового состояния синхронизма. При приходе подряд некоторого небольшого числа сигналов ошибки с выхода первого анализатора 2 ошибок решающий узел 4 переходит в режим поиска

синхронизма и формирует на своем первом выходе управляющий сигнал, разрешающий управление делителем 3 частоты сигналами с выхода первого анализатора 2 ошибок. В этом случае остановка делителя

3 частоты осуществляется по первому сигналу ошибки, а запуск - по первому сигналу правильного приема синхрогруппы. После нахождения делителем 3 частоты нового состояния синхронизма и прихода подряд некоторого небольшого числа сигналов правильного приема синхрогруппы решающий узел 4 переходит в режим фиксации состояния синхронизма и формирует на своем первом выходе управляющий сигнал,

обеспечивающий безостановочную работу делителя 3 частоты, а также, на своем втором выходе, сигнал, подготавливающий формирователь 8 сигналов фазирования к сравнению фаз делителя 3 частоты и легкого делителя-распределителя 5.

На входы обнаружителя 7 отсутствия синхронизма приходят сигнал правильного приема и сигнал ошибки с выходов второго анализатора 6 ошибок. На выходе обнаружителя 7 отсутствия синхронизма формируется сигнал отсутствия синхронизма положительной полярности, когда на его вход поступит подряд М сигналов ошибки. Сигналом отсутствия синхронизма триггер 9 устанавливается в положение, разрешающее сравнение фаз делителя 3 частоты и первого делителя-распределителя 5 в формирователе 8 сигналов фазирования. Кроме этого, в случае, когда на выходе инвертора 15 присутствует сигнал логической единицы, положительный сигнал отсутствия синхронизма на первом входе элемента И-Н Е 16 приводит к формированию на его выходе сигнала логического нуля, которым запускается на счет счетчик 10.

При установленном триггере 9 и при наличии на втором выходе решающего узла 4 сигнала, подготавливающего формирователь 8 , сигналов фазирования, формирователь 8 сигналов фазирования осуществляет сравнение фаз делителя 3 частоты и первого делителя-распределителя 5, формируя в этот момент на своем первом выходе сигнал, осуществляющий сброс, триггера 9 и обнаружителя 7 отсутствия синхронизма. Кроме этого, в случае расхождения фаз делителя 3 частоты и первого делителя-распределителя 5, формирователь 8 сигналов фазирования формирует на своем втором выходе сигнал, производящий установку фазы первого делителя-распределителя 5 в соответствии с фазой делителя 3 частоты.

После запуска счетчика 10 сигналом отрицательной полярности с выхода элемента И-НЕ 16 счетчик 10 начинает считать импульсы тактовой частоты и формирует в это время на своем выходе сигнал логической единицы. По истечении К тактовых интервалов счетчик 10 прекращает счет и формирует на своем выходе сигнал логического нуля, оставаясь в этом состоянии вплоть до прихода следующего запускающего сигнала.

На дополнительный вход устройства поступает сигнал непосредственно с выхода канала связи. Амплитудный детектор 13 формирует на.своем выходе сигнал высокого напряжения, когда сигнал на выходе канала связи присутствует, и сигнал низкого напряжения, когда в канале связи происходят пропадания сигнала. Пороговое устройство 14 сравнивает напряжение на своем входе с пороговым уровнем, равным примерно полусумме максимального и минимального значений входного напряжения.

При превышении входным напряжением порогового уровня на выходе порогового устройства 14 формируется сигнал логической единицы, в противном случае - сигнал 5 логического нуля. Поэтому когда сигнал в канале связи присутствует, выходной сигнал порогового устройства 14 - логическая единица, а в момент пропадания сигнала -- логический ноль. При приходе на упраеляю- 0 щий вход дополнительного счетчика 12 сигнала логического нуля он начинает считать импульсы тактовой частоты и формирует в это время на своем выходе сигнал логической единицы. По истечении L тактовых ин5 тервалов дополнительный счетчик 12 прекращает счет и формирует на своем выходе сигнал логического нуля, оставаясь в этом состоянии вплоть до прихода следую- . щего запускающего сигнала. Когда на выхо0 де дополнительного счетчика 12 присутствует сигнал логической единицы, нулевой сигнал на выходе инвертора 15 запрещает счетчику 10 переходить в режим счета. На выходе элемента ИЛИ 17 форми5 руется сигнал логической единицы, когда хотя бы один из счетчиков 10, 12 находится в режиме счета и формирует на своем выходе сигнал логической единицы.

Второй делитель-распределитель 11,

0 при приходе нулевого управляющего сигнала с выхода элемента ИЛИ 17, игнорирует сигнал тактовой частоты, а пропускарт на свой выход сигналы с установочных входов, т.е. сигналы с выходов первого делителя5 распределителя 5. При поступлении логической единицы на управляющий вход второго делителя-распределителя 11 он игнорирует сигналы установочных входов, а продолжает считать импульсы тактовой частоты, начи0 ная с того состояния (той фазы), которое было записано с установочных входов перед переходом управляющего сигнала из нуля в единицу,

В засинхронизированном режиме, ког5 да сигналы опробования делителя 3 частоты и первого делителя-распределителя 5 совпадают по времени с откликами опознава- теля 1 синхрогруппы, а ошибки и пропадания сигнала в канале связи отсутст0 вуют, анализаторы 2 и 6 ошибок формируют только сигналы правильного приема. В этом случае решающий узел 4 находится в режиме фиксации синхронизма, обнаружитель 7 отсутствия синхронизма и триггер 9 нахо5 дятся в сброшенном состоянии, формирователь 8 сигналов фазирования не производит сравнение фаз делителя 3 частоты и первого делителя-распределителя 5, счетчики 10, 12 остановлены и формируют на своих выходах

сигналы логического нуля, в результате чего

фаза второго делителя-распределителя 11 все время совпадает с фазой первого делителя-распределителя 5 и совпадает с истинной цикловой фазой.

Если в засинхронизированно.м режиме из-зз ошибок в канале связи некоторые синхрогруппы оказываются искаженными, то анализаторы 2 и 6 ошибок выдают в эти моменты сигналы ошибок, и решающий узел 4 может перейти в режим поиска синхронизма и заставить делитель 3 частоты останавливаться первым сигналом ошибки и запускаться на счет первым сигналом правильного приема. Однако в этом случае неправильная установка делителей-распределителей 5, 11 чрезвычайно маловероятна, поскольку для этого необходимо одновременное выполнение двух независимых маловероятных условий. Во-первых, для обнаружения отсутствия синхронизма в обнаружителе 7 отсутствия синхронизма, необходимо, чтобы искаженными оказались М синхрогрупп подряд. Во- вторых, решающий узел 4 должен зафиксировать неправильное состояние синхронизма, то есть в информационном сигнале в нескольких циклах подряд на одних и тех же позициях цикла должны сформироваться группы сигнала, сходные с синхрогруппой. Если обнаружитель 7 отсутствия синхронизма не вырабатывает сигнал отсутствия синхронизма, то, независимо от работы решающего узла 4 формирователь 8 сигналов фззирования не производит сравнение фаз делителя 3 частоты и первого делителя- распределителя 5, в результате чего первый делитель-распределитель 5 остается в режиме правильного синхронизма, а счетчик 10 при этом на счет не запускается. Если при этом отсутствуют пропадания сигнала в канале связи, то дополнительный счетчик 12 также не запускается на счет, на выходе элемента ИЛИ 17 формируется сигнал логического нуля, второй делитель-распределитель 11 повторяет, выходные сигналы первого делителя-распределителя 5, и выходной сигнал устройства соответствует истинной цикловой фазе. Если обнаружитель 7 отсутствия синхронизма вырабатывает ложный сигнал отсутствия синхронизма, а решающий узел 4 фиксирует правильное состояние синхронизма, то формирователь 8 сигналов фазирования сравнивает фазы делителя 3 частоты и первого делителя-распределителя 5, и, поскольку в этом случае они совпадают, вырабатывает сигнал только на первом своем выходе, сбрасывая обнаружитель 7 отсутствия синхронизма и триггер 9, Фаза первого делителя-распределителя 5 остается при этом неизменной и соответствует истинной цикловой фазе.

Если при этом отсутствуют пропадания сигнала в канале связи, то в момент появления сигнала на выходе обнаружителя 7 отсутствия синхронизма счетчик 10 переходит в

режим счета, и в течение последующих К тактовых интервалов формирует на своем выходе сигнал логической единицы, В течение этих К тактовых интервалов второй делитель-распределитель 11 находится в

0 режиме самостоятельного счета. Однако это не мешает второму делителю-распределителю 11 все время находиться в состоянии правильного синхронизма. Поскольку фаза первого делителя-распределителя 5

5 все время остается неизменной и соответствует истинной цикловой фазе, то и фаза второго делителя-распределителя 11 не может отличаться от истинной цикловой фазы, в какой бы момент не перешел второй дели0 тель-распределитель 11 в режим самостоятельного счета, и в какой бы момент он не перешел обратно в режим повторения сигналов на его входах,

Если в канале связи произошло пропа5 дание сигнала, не приведшее к сбою цикловой синхронизации, то в этот момент происходит запуск на счет дополнительного счетчика 12, который в течение последующих L тактовых интервалов находится в ре0 жиме счета и формирует на своем выходе сигнал логической единицы. В течение указанных L тактов счетчик 10 не может перейти в режим счета, если на выходе обнаружителя 7 отсутствия синхронизма

5 формируется сигнал обнаружения отсутствия синхронизма, а на выходе элемента ИЛИ 17 в течение этих L тактовых интервалов присутствует сигнал логической единицы. .Значит в этом случае второй

0 делитель-распределитель 11 находится в режиме самостоятельного счета в течение L тактов с момента пропадания сигнала. Однако, как ив предыдущем случае, это не приводит к отклонению фазы второго дели5 теля-распределителя 11 от истинной цикловой фазы в связи с тем, что первый делитель-распределитель 5 все время находится в состоянии синхронизма.

Таким образом, устройство синхрониза0 ции по циклам обеспечивает высокую помехоустойчивость сохранения цикловой синхронизации как в случае неприема синхрогрупп из-за ошибок в канале связи, так и в случае пропаданий сигнала в канале свя5 зи.

Рассмотрим работу устройства синхро- .нмзации по циклам после сбоя синхронизации. Наиболее вероятной причиной сбоя цикловой синхронизации является сбой системы тактовой синхронизации, или проскальзывание тактовых импульсов. Причиной такого проскальзывания могут быть помехи или пропадания сигнала в канале связи. Проскальзывание может иметь разный знак: при пропуске или приходе лишнего тактового импульса.

Если проскальзывание тактовых импульсов .произошло, когда пропадания сигнала в канале связи отсутствуют, то в этом случае дополнительный счетчик 12 остановлен и формирует на своем выходе сигнал логического нуля, т.е. дополнительный счет- чик 12 не принимает участия в процессе восстанов ления синхронизма. Условно считаем, что проскальзывание тактовых импульсов произошло внутри 1-го цикла. Тогда к концу M-го цикла второй анализатор 6 ошибок сформирует М сигналов ошибки подряд. Значит обнаружитель 7 отсутствия синхронизма выработает сигнал отсутствия синхронизма в конце M-го цикла (при лишнем тактовом импульсе) или в начале (М+1)- го цикла (при пропуске тактового импульса). Параметры решающего узла 4 выбираются таким образом, чтобы к моменту обнаружения отсутствия синхронизма делитель 3 частоты уже нашел новое состояние синхронизма, а решающий узел 4 зафиксировал это новое состояние синхронизма и сформировал на своем втором выходе сигнал, подготавливающий формирователь 8 сигналов фазирования к сравнению фаз делителя 3 частоты и первого делителя-распределителя 5. Значит, сравнение фаз делителя 3 частоты и первого делителя-распределителя 5 происходит в момент прихода первого циклового импульса делителя 3 частоты после обнаружения отсутствия синхронизма в обнаружителе 7 отсутствия синхронизма. При лишнем тактовом импульсе момент сравнения фаз соответствует концу M-го цикла, а при пропуске тактового импульса - концу (М-И)-го цикла. В этот мо- . мент происходит установление нового синхронизма в первом делителе-распределителе 5. Счетчик 10 начинает счет в момент обнаружения отсутствия синхронизма, то есть в конце M-го или в начале (М+1)-го цикла. Если коэффициент счета счетчика 10 К выбран равным 1,5 цикла (,5N), то до середины (М+2)-го цикла второй делитель- распределитель 11 находится в режиме самостоятельного счета, и его выходные сигналы соответствуют неправильной цикловой фазе. Окончательное установление нового синхронизма во втором делителе- распределителе 11 происходит, когда он переходит в режим повторения сигналов на его входах, т.е. по окончании счета счетчика 10, что соответствует примерно середине

(М+2)-го цикла. Таким образом, момент окончательного установления нового синхронизма во втором делителе-распределителе 11 не зависит от знака проскальзывания 5 тактовых импульсов. Значит и время с момента сбоя синхронизации и до окончательного установления нового синхронизма не зависит от знака проскальзывания тактовых импульсов, а зависит только от момента сбоя

0 синхронизации внутри первого цикла. При задержке информационного сигнала в приемном устройстве в цифровой линии задержки на М + 1 цикл максимальное время несинхронной работы составляет половину

5 цикла, что соответствует минимально возможной величине, когда момент сбоя синхронизации внутри цикла на приеме установить невозможно.

Если сбой тактовой синхронизации

0 (проскальзывание тактовых импульсов) произошел в момент пропадания сигнала в канале связи, то с момента пропадания сигнала и в течение L тактовых интервалов дополнительный.счетчик 12 находится в ре5 жиме счета и формирует на своем выходе сигнал логической единицы. Если сбой синхронизации произошел в первом цикле, то первый делитель-распределитель 5 переходит в состояние нового синхронизма в кон0 це M-го цикла (при лишнем тактовом импульсе) или в конце (М+1)-го цикла (при пропуске тактового импульса). Выберем коэффициент счета L дополнительного счетчика 12 равным М+1 циклов: L(M+1)-N. Тогда

5 в момент обнаружения отсутствия синхронизма (конец M-го цикла) дополнительный счетчик 12 будет формировать на своем выходе сигнал логической единицы, запрещая счетчику 10 переходить в режим счета. Зна0 чит в рассматриваемом случае на выходе логического элемента ИЛИ 17 будет присутствовать сигнал логической единицы во время счета дополнительного счетчика 12. т.е. в течение L тактов с момента пропадания сиг5 нала. В течение указанных L тактов второй делитель-распределитель 11 находится в режиме самостоятельного счета, и его выходные сигналы соответствуют неправильной цикловой фазе. Момент окончательного

0 установления нового синхронизма во втором делителе-распределителе 11 соответст- . вует моменту перехода второго делителя-распределителя 11 в режим повторения сигналов на его входах и определяет5 ся моментом окончания счета дополнительного счетчика 12, который находится внутри (М+2)-го цикла ровно через М+1 цикл с момента пропадания сигнала. Поскольку момент сбоя синхронизации соответствует моменту пропадания сигнала,

то мо,иент сбоя синхронизации внутри первого цикла фактически известен на приеме. Время с момента сбоя синхронизации и до окончательного установления нового синхронизма во втором делителе-распределителе 11 равно L тактам (М+1 циклам) и не зависит ни от знака проскальзывания тактовых импульсов, ни от момента сбоя синхронизации внутри первого цикла. При задержке информационного сигнала в при емном устройстве в цифровой линии задержки на М+1 цикл время несинхронной работы после пропаданий,сигнала не превосходит длительность пропадания сигнала. При кратковременных пропаданиях это время мало по сравнению с длительностью цикла.

Формула изобретения Устройство синхронизации по циклам, содержащее опознаватель синхрогруппы, выход которого соединен с первым входом первого анализатора ошибок, второй вход которого соединен с выходом делителя частоты, а выходы первого анализатора ошибок соединены с соответствующими входами делителя .частоты непосредственно и через решающий блок, выход опознавателя синхрогруппы через второй анализатор соединен с входами обнаружителя отсутствия синхронизма, выход которого соединен с одним из входов триггера, выход которого

1 соединен с входом первого делителя расо

-

пределителя через формирователь сигналов фазирования, другие входы которого соединены соответственно с выходами решающего узла делителя частоты и первого делителя-распределителя, а другой выход формирователя сигналов фазирования соединен с входами сброса обнаружителя отсутствия синхронизма и триггера, причем управляющий вход второго анализатора 10 ошибок соединен с выходом первого делителя-распределителя, тактовый вход которого является тактовым входом устройства и соединен с тактовыми входами делителя частоты, счетчика и второго делителя-рас15 пределителя, установочные входы которого соединены с соответствующими выходами первого делителя-распределителя, отличающееся тем, что, с целью сокращения времени восстановления синхронизма после

20 пропаданий сигнала, введены элемент ИЛИ и последовательно соединенные амплитудный детектор, пороговый блок, дополнительный счетчик, инвертор и элемент И-НЕ, при этом выход обнаружителя отсутствия синхронизма

25 соединен через элемент И-НЕ с управляющим входом счетчика, выход которого соединен с управляющим входом второго делителя-распределителя через элемент ИЛИ, другой вход которого соединен с вы30 ходом дополнительного счетчика, тактовый вход которого соединен с тактовым входом счетчика.

Изобретение относится к радиотехнике и может использоваться в системах передачи дискретных сообщений и в системах с цифровыми методами модуляции аналоговых сигналов. Цель изобретения -сокращение времени восстановления синхронизма после пропаданий сигнала. Устройство синхронизации по циклам содержит опознава- тель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 частоты, решающий узел 4, первый делитель - распределитель 5, второй анализатор 6 ошибок, обнаружитель 7 отсутствия синхронизма, формирователь 8 сигналов фазирования, триггер 9, счетчик 10, второй делитель-распределитель 11, доИзобретение относится к радиотехнике и может использоваться в приемниках систем передачи дискретных сообщений и систем с цифровыми методами модуляции аналоговых сигналов. Целью изобретения является сокращение времени восстановления синхронизма после пропаданий сигнала. На чертеже показана структурная схема устройства синхронизации по циклам, Устройство синхронизации по циклам содержит опознаватель 1 синхрогруппы, первый анализатор 2 ошибок, делитель 3 полнительный счетчик 12, амплитудный детектор 13, пороговый блок 14, инвертор 15, элемент И-НЕ 16 и элемент ИЛИ 17. Для сокращения времени восстановления синхронизма после пропаданий сигнала введе- .ны (фиг.2) дополнительный счетчик 12, амплитудный детектор 13 и пороговый блок 14, в результате чего в момент пропадания сигнала в канале связи напряжение на выходе амплитудного детектора 13 уменьшается, на выходе порогового блока 14 формируется сигнал логического нуля, а дополнительный счетчик 12 запускается на счет. В этом случае окончательное установление нового синхронизма во втором делителе-распределителе 11 происходит в момен-f окончания счета дополнительного счетчика 12. Время восстановления синхронизма после пропадания сигнала определяетсякоэффициентом счета дополнительного счетчика 12. Диапазон, времени восстановления синхронизма после кратковременных пропаданий сигнала незначителен по сравнению с длительностью цикла. 1 ил. частоты, решающий узел 4, первый делитель-распределитель 5, второй анализатор 6 ошибок, обнаружитель 7 отсутствия синхронизма, формирователь 8 сигналов фазирования, триггер 9, счетчик 10, второй делитель-распределитель 11 дополнительный счетчик 12, амплитудный детектор 13. пороговый блок 14, инвертор 15, элемент И-НБ 16. и элемент ИЛИ 17. Информационный вход устройства является входом опознавателя 1 синхрогруппы. Тактовый вход устройства соединен с тактовыми входами делителя 3 частоты, перел с 00 о ю ел N СО