Устройство обработки данных для многопроцессорной системы Советский патент 1991 года по МПК G06F15/16 

С 00 W О

со

Ч)

Изобретение относится к вычислительной технике и может быть использовано для создания многопроцессорных систем.

Целью изобретения является повышение быстродействия путем обеспечения возможности совмещения вычислительного процесса и процессов обмена.

На чертеже представлена структурная схема многопроцессорной вычислительной системы, в состав которой входит устройство обработки данных.

Многопроцессорная система содержит процессорные блоки 1.1,.,.1.п, системную шину 2, внешние устройства 3,1З.к, процессор 4, локальную память 5, коммуникационная память 6, первый 7 и второй 8 коммутаторы, регистр 9 команд, регистр 10 данных, регистр 11 адреса, блок 12 управления.

Процессорный блок (1.11.п) во время

работы системы может работать в одном из следующих режимов:

управляющий - процессорный блок устанавливает межпроцессорные связи, назначает нужный процессорный блок активным;

активный - процессорный блок выбирает процессорный блок для обмена (назначает его пассивным);

пассивный - процессорный блок, с которым активный процессорный блок ведет обмен.

Отличие конфигурации компонент пассивного процессорного блока от активного заключается в том, что регистр данных в пассивном процессорном блоке работает в прозрачном режиме.

Перед началом обмена каждый процессорный блок, который пересылает данные в другой процессорный блок, перемещает их из локальной памяти в коммуникационную память 6.

В начале-работы, при включении питания, процессор 4 блока 1.1 начинает выполнять программу, записанную в его локальной памяти (например, в ПЗУ). Эта программа назначает процессорный блок 1,1 управляющим (назначение происходит путем записи логических 1 в 0 и 2 разряды регистра команд; 1 в 2-м разряде регистра 9 переключает коммутатор 8 так, что локальная 13.1 и системная общие шины объединяются: 1 в 0-м разряде регистра команд 9 - является признаком того, что данный процессорный блок работает в режиме управляющего.

Управляющий процессорный блок может программно обращаться к регистрам команд, данных и адреса процессорных блоков 1.2,...,1.п.

Перед началом обмена управляющий процессорный блок 1.1 загружает в регистры адресов 11.1 (I 2,п) процессорных блоков, которые участвуют в обмене, начальные

адреса областей памяти, содержимое которых должно передаваться между процессорными блоками. После этого управляющий процессорный блок 1.1 инициирует работу одного из процессорных

0 блоков 1.1 (назначает его активным) путем установки логической 1 разряда регистра 9,1 команд. Активный процессорный блок настраивает межпроцессорную связь с процессорным блоком, с которым необхо5 димо произвести обмен данными. Для этого активный процессорный блок посылает команды включения пассивного процессорного блока (первая команда - процессор 4,1 устанавливает логическую 1 во 2-й разряд

0 своего регистра 9 команд, что вызывает подключение локальной шины 13.1 к системной шине, вторая команда - установка логической 1 в 3-м разряде регистра 9.J команд, подчиненного процессорного блока).

5 Затем выполняется обмен данными между активным 1.1 и пассивным 1.J процессорными блоками. Пересылка одного слова производится за два цикла обращения процессора активного процессорного блока 1.1

0 к локальной памяти 5.1 (блок 12.1 синхронизирует свою работу по циклам обращения процессора к локальной памяти 5.1; разрешение работы БУ формируется при обращении процессора к локальной памяти 5 I). С

5 началом первого обращения блок 12.i управления формирует управляющие сигналы цикла обращения к коммуникационной памяти 6,i активного процессорного блока. В данном случае рассматривают пересылку из

0 коммуникационной памяти 6.I активного процессорного блока 1.1 в коммуникационную память 6.J пассивного процессорного блока. В результате выполнения цикла из ячейки коммуникационной памяти 6.1 с ад5 ресом, содержащимся в регистре 11 адреса, считывается слово и передается в регистр данных 10.1.

При втором обращении к памяти 5.1 блок управления захватывает шину 2 и вырабаты0 вает управляющие сигналы цикла обращения к памяти. Данные на шину передаются из регистра 10. данных. После окончания цикла слово из регистра 10.1 данных переписывается в коммуникационную память 6.J

5 пассивного процессорного, блока по адресу записанному в его регистр 11J адреса. В данном случае регистр 10.1 данных работает в прозрачном режиме.

После окончания пересылки массива данных активный процессорный блок 1 .J путем передачи соответствующей команды в его регистр 9.J команд (устанавливает 3-й разряд в состояние О).

В данном случае обмена настройку межпроцессорных связей (подготовку адре- сов, счетчика слова), а также подсчет пересылаемых слой возлагаются на процессор 4 активного процессорного блока 1.1. Это позволяет совместить во времени пересылку данных с частью непроизводительных за- трат, так как процессор при выполнении программы не использует системную шину 2.

Ф о р м у л а и з о б р е те н и я

Устройство обработки данных для многопроцессорной системы, содержащее процессор, локальную память, регистр адреса, отличающееся тем, что, с целью повышения быстродействия путем обеспе- чения возможности совмещения вычислительного процесса и процессов обмена, в него введены коммуникационная память, первый и второй коммутаторы, регистр команд, регистр данных и блок управления, причем входы-выходы, адрес (данные), управление процессора соединены через локальную общую шину устройства с одноименными входами-выходами локальной памяти, с первыми информационными входами-выходами первого коммутатора, с

первыми информационными входами-выходами регистра команд, с первыми информационными входами-выходами второго коммутатора, вторые информационные входы-выходы которого являются первыми вхо- дами-выходзми устройства, вторые входы-выходы которого соединены с вторыми информационными входами-выходами регистра команд, вход режима которого соединен с первым выходом блока управления, второй и третий выходы которого соединены соответственное входами режима регистра данных и регистра адреса, четвертый выход блока управления соединен с входом режима коммуникационной памяти, входы-выходы которой соединены с вторыми входами-выходами первого коммутатора, третьи и четвертые входы-выходы которого соединены соответственно с первыми информационными входами-выходами регистра адреса и регистра данных, вторые информационные входы-выходы которых соединены соответственно с вторым и третьим входами-выходами устройства, четвертые входы выходы которого соединены с входами-выходами блока управления, первые и вторые выходы разрешения коммутации которого соединены соответственно с управляющими входами первого и второго коммутаторов.

Изобретение относится к вычислительной технике и может использоваться для создания многопроцессорных систем. Целью изобретения является повышение быстродействия за счет возможности совмещения вычислительного процесса и процессов обмена. Поставленная цель достигается тем, что многопроцессорная система содержит процессорные блоки 1.1,...,1.п. системную шину 2, внешние устройства 3.13.к, процессор 4, локальную память 5, коммуникационную память 6, первый и второй коммутаторы 7,8, регистр 9 команд, регистр 10 данных, регистр 11 адреса, блок 12.управления. 1 ил.