Устройство цикловой синхронизации блочных кодов Советский патент 1991 года по МПК H04L7/08 

Ё

Изобретение относится к промышленности средств связи. Цель изобретения - уменьшение времени вхождения в синхронизм. Устройство цикловой синхронизации блочных кодов содержит блок 1 разделения сигналов, дешифратор 2, анализатор 3 кодовых комбинаций, блок 4 определения нарушения чередования инвертируемых, элемент ИЛИ-НЕ 5, распределитель 6 циклов, формирователь 7 сдвига фазы и блок 6 управления. Цель достигается путем подсчета определенного числа ошибок блоком 6 и изменения коэффициента деления распределителя, чем достигается сдвиг цикловой синхронизации на 1 такт. Процесс повторяется до установления цикловой синхронизации. 4 ил.

О 00 00

N СО Јь

.Изобретение относится к промышленности средств связи и может быть использовано при построении устройств цикловой синхронизации в системах передачи информации, преимущественно в системах передачи цифровой телевизионной информации.

Целью изобретения является уменьшение времени вхождения в синхронизм.

На фиг. 1 представлена структурная электрическая схема устройства цикловой синхронизации блочных кодов; на фиг. 2 - анализатор кодовых комбинаций (КК) и блок определения нарушения чередования ин- вертируемых кодов комбинаций, варианты выполнения; на фиг. 3 - распределитель циклов, блок управления и формирователь сдвига фазы, варианты выполнения; на фиг. 4 - временные диаграммы, поясняющие ра- боту устройства цикловой синхронизации блочных кодов.

Устройство цикловой синхронизации блочных кодов содержит блок 1 разделения сигналов, дешифратор 2, анализатор 3 (КК), блок 4 определения нарушения чередования инвертируемых КК, элемент ИЛИ-НЕ 5, распределитель 6 циклов, формирователь 7 сдвига фазы и блок 8 управления. В состав дешифратора 2 входят сдвиговый регистр 9, параллельный регистр 10, программируемый постоянный запоминающий блок (ППЗБ) 11 и параллельный регистр 12. В состав анализатора 3 КК входят ППЗБ 13 инвертируемых и запрещенных КК и блок 14 памяти. Блок 4 определения нарушения чередования ИКК содержит IK-триггер 15, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 16, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 17 и элемент ИЛИ-НЕ 18. В состав распределителя 6 циклов входят делитель 19 и инвертор 20. Блок 8 управления содержит счетчик 21 импульсов, элемент ИЛИ-НЕ 22, инвертор 23, элемент ИЛИ- НЕ/ИЛИ 24 и элемент ИЛИ-НЕ 25.

Устройство цикловой синхронизации блочных кодов работает следующим образом.

При сбое цикловой синхронизации анализатор 3 КК в параллельном коде, поступающем с выходов параллельного регистра 10 дешифратора 2, выделяет факт наличия запрещенных КК или посредством блока 4 оп- ределения нарушения чередования инвертируемых КК нарушение чередования инвертируемых КК и формируют на элемен- те ИЛИ-НЕ 5 сигнал ошибки, который поступает в блок 8 управления. Счетчик 21 блока 8 управления считает до N ошибок. После прихода (N + 1)-й ошибки блок 8 управления вырабатывает сигнал, по которому формирователь 7, выполненный, например, в виде D-триггера, сдвигает распределитель 6 циклов на один такт. Одновременно счетчик 21 блока 8 управления устанавливается в исходное состояние.

Входной сигнал поступает на вход блока 1 разделения сигналов, усиливается и нормируется по амплитуде и поступает на вход сдвигового регистра 9 дешифратора 2. Запись информации в сдвиговый регистр 9 происходит по положительному фронту тактовой частоты. По положительному фронту частоты, получаемой в распределителе 6 циклов путем деления делителем 19 тактовой частоты на девять и передаваемой через инвертор 20, происходит запись информации из сдвигового регистра 9 в параллельный регистр 10. Параллельный код с выхода параллельного регистра 10 поступает в ППЗБ 11, запрограммированный так, что по входным словам пВ происходит преобразование пВ-глВ, в параллельный регистр 12 записывается код тВ.

С выхода регистра 10 дешифратора 2 параллельный код поступает на входы ППЗБ 13 анализатора 3 КК. Причем ППЗБ 13 запрограммирован так, что по входным словам пВ на выходах его вырабатываются сигналы, соответствующие признакам инвертируемых КК и признакам запрещенных КК. В частности, для кода 8В-9В в качестве инвертируемых КК используются КК 6/3 и 3/6 (соответственно по содержанию в кодовом слове 9 В шести 1 и трех О -6/3, трех 1 и шести О -3/6.

При безошибочной передаче информации на выходе блока 14 памяти (второй выход анализатора 3 КК) вырабатывается сигнал О, который поступает на вход элемента ИЛИ-НЕ 5. На выходах блока 14 памяти (первый выход анализатора 3 КК) при передаче инвертируемых КК. в частности 6/3 и 3/6, вырабатываются сигналы О и 1 соответственно, а при передаче остальных КК - сигналы 1. В первом случае триггер 15 устанавливается по сигналу на тактовом входе в единичное (нулевое) состояние, во втором случае - по сигналам 1 на входах и К - состояние триггера 15 сохраняется. С приходом следующей инвертируемой КК, которая в соответствии с чередованием КК должна иметь уже обратное соотношение О и Г на выходах блока 14 памяти, сигнал О ( 1) поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17, на втором входе которого установлен сигнал 1(0) с выхода триггера 15. При этом на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17 вырабатывается сигнал 1, который через эле- мен-r ИЛИ-НЕ 18 О поступает на второй

вход элемента ИЛИ-НЕ 5, а триггер 15 по сигналу на тактовом входе устанавливается в нулевое (единичное) состояние, которое сохраняется до прихода следующей инвертируемой КК. По нулевым логическим сигналам на входах элемент ИЛИ-НЕ 5 выдает сигнал ло -.теской единицы, что соответствует безошибочной передаче информации.

При появлении запрещенной КК на выходе блока 14 памяти (второй выход анализатора 3 КК) рырабатывается сигнал 1, который через элемент И Л И-НЕ 5 поступает в виде О на выход. При появлении ошибки j чередовании инвертируемых КК на выходах блока 14 памяти (первый выход анализатора 3 КК) вырабатываются сигналы О и 1 (1 и О) соответственно, сигнал 1 (О) поступает на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17. но при этом на втором его входе будет установлен сигнал 1 (О) с выхода триггера 15. По двум одинаковым логическим сигналам на входах элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 17 на его выходе Формируется сигнал О. Вместе с тем и на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ-НЕ 16 при передаче инвертируемых КК по логическим сигналам на входах. О и 1 (1 и О) вырабатывается сигнал О. В результате на выходе элемента ИЛИ-НЕ 18 формируется сигнал 1, который через элемент ИЛИ-НЕ 5 поступает на выход, что соответствует появлению ошибки в принимаемой информации.

Если ошибки отсутствуют, то счетчик 21 блока 8 управления находится в исходном состоянии (на всех его выходах уровень О), а импульсы на С-вход не поступают благодаря запрету на элементе ИЛИ-НЕ 22 сигналом с выхода элемента ИЛИ-НЕ 5. При этом блок 8 управления не влияет на работу делителя 19 распределителя 6 циклов, который делит тактовую частоту на девять, а сам счетчик 21 блока 8 управления установлен в режим прямого счета, так как на его входах имеются соответственно уровни 1 и О с выходов элементов ИЛИ-НЕ/ИЛИ 24 и ИЛИ-НЕ 25, На выходе счетчика 21 имеется уровень О.

Отрицательные импульсы ошибок разрешают прохождение импульсов частоты распределителя 6 циклов, снимаемых с инвертора 2С через элемент ИЛИ-НЕ 22 на С-вход счетчика 21 (фиг, 46) с некоторой задержкой п , определяемой быстродействием интегральных микросхем, относительно импульса делителя 19 (фиг. 4а). После прихода восьмой ошибки (N 8) счетчик 21 переходит в состояние 1 по выходу Q3, при этом соответственно на первых входах

элементов ИЛИ-НЕ/ИЛИ 24 ИЛИ-НЕ 25 с некоторой задержкой Г2 относительно импульса ошибки (фиг. 4в) установится отрица- тельный потенциал (фиг. 4г), который разрешает прохождение отрицательных импульсов ошибок на выходе элемента ИЛИ- НЕ/ИЛИ 24 (фиг. 4д,е). Но эти импульсы не изменят ни работу счетчика 21, ни работу делителя 19, так как приходят с некоторой

0 задержкой как относительно импульсов делителя 19 (фиг. 4а), так и относительно им- п/льсэ на С-входе счетчика 21 (фиг, 46).

Девятая ошибка в виде отрицательного импульса поступает на S-вход триггера фор

5 мирователя 7 сдвига фазы (фиг, 4е) с неинверсного выхода элемсн га И Л И- НЕ /И Л И 24 и устанавливает на его аыходе Q положительный потенциал по фронту импульса блока 1 разделения сигналов. Этот потенциал

0 поступает на вход DR делителя 19 распределителя 6 циклов и по следующему положительному фронту тактовой частоты дополнительная единица запишется на выход Q7 делителя 19, поэтому состояние 1

5 сохранится на выходе QO делителя 19 не восемь, а девять тактов, что приведет к сдвигу цикловой синхронизации на один так

Одновременно приход девятой ошибки переводит счетчик 21 в режим параллельно0 го приема, так как на его входах устанаэли- ваются уровни О. Поступающий на вход С счетчика 21 импульс переводит его в исходное состояние, одновременно в исходное состояние возвращается и формирователь

5 7.

Сдвиг цикловой синхронизации будет продопжаться до вхождения системы в синхронизм, который произойдет максимум за 8 сдвигов (при восьмиразрядном входном

0 слове).

Формула изобретения Устройство цикловой синхронизации блочных кодов, содержащее последователь5 но соединенные блок раздеп ния сигналов, дешифратор и анализатор :-ч яовых комбинаций, при этом выход сигнала тактовой частоты блока разделения сигналов подключен к тактовому входу дешифратора не0 посредственно и через распределитель циклов - к входу записи дешифратора и к управляющему входу блока управления, о т- личающееся тем, что, с целью уменьшения времени вхождения в синхронизм,

5 введены блок определения нарушения чередования инвертируемых кодовых комбинаций (ИКК), элемент ИЛИ-НЕ и формирователь сдвига фазы, при этом выход распределителя циклов соединен с управляюицими входами анализатора кодовых комбинаций и блока определения нарушений чередования ИКК, выход которого и выход анализатора кодовых комбинаций через элемент ИЛИ-НЕ соединены с входом сигнала ошибки блока управления, выход которого и выход сигнала тактовой частоты блока разделения сигналов через формироФиг. 2

ватель сдвига фазы соединены с управляющим входом распределителя циклов, дополнительный выход которого соединен с входом сброса формирователя сдвига фазы, причем выходы анализатора кодовых комбинаций соединены с соответствующими входами блока определения нарушения чередования ИКК.

3

Фиг. j

Фиг.4