Аналого-цифровой преобразователь Советский патент 1991 года по МПК H03M1/18 

Изобретение относится к вычислительной и цифровой измерительной технике и может быть использовано для преобразования аналоговых сигналов в цифровой код в аппаратуре автоматического контроля и управления, например, в составе устройства ввода аналоговых сигналов в ЭВМ

Целью изобретения явпяется повышение динамической точности,

Ни фиг.1 приведено устройство, фуик- циональная схема; на фиг.2 - элементы 16 и 1 7 т ina ИПИ/ИЛИ-НЕ с вчодами xi и Х2 и выходами, соответствующими включению в схеме (фиг.1), функциональная схема, на фиг 3 блок компараторов 7,3 и 9, функциональная схема; на фиг.4 - осциллограмма синусоидального напряжения на входе устройства и соответствующая осциллограмма на выходе аналогового дифференцирующего устройства 10, а также нумерация характерных моментов времени (to.ti .15); на фиг.5 - пример расположения осиллограмм сигналов на выходах усилителей различных ступеней и на выходе дифференцирующего устройства 10 в ряд последовательно распо- ложенных во времени тактовых точках т1Д2Дзи t4 при большой амплитуде входн -4 сигнала и средних значениях часто ы. Сплошной линией на фиг.5 представлены графики фактического изменения напряжений с учетом времени рассасывания, а пунктирной - расчетные графики идеального АЦП; на фиг.6 - выходные коды АЦП, получаемые в моменты появления тактовых импульсов в соотзеютвии с осциллограммами фиг,5; на фиг 7 - осциллограммы сигналов на выходе усилителей л на выходе дифференцирующего устройства; на фиг.8-значения логических сигналов мл - ьгходах узлов, указанных в первой грзсг -зблицы i1 соответствующих различным интервалам времени, указанным на фиг.7

Устройство (фиг.1) содержит усилители 1,2 и 3, устройства 4,5 и 6 выборки и хранения сигналов, блоки 7,8 и 9 компараторов, аналоговое дифференцирующее устройство 10, устройство 11 выборки и хранения сигналов, компараторы 12-15, элементы 16 и 17 ИЛИ/ИЛИ-НЕ, элементы 18 и 19 ИЛИ, элементы 20 и 21 И, шифратор 22. Шифратор (фиг.1) содержит элементы 23 И и элементы 24 ИЛИ. Блоки компараторов (фиг.З) содержат также компараторы 25.

Устройство работает следующим образом.

При неизменном входном напряжении UBx(t) const скорость его изменения примерно равна нулю

и rn- dUBx(O n ивх (t)dt4 о

О)

В соответствии с этим напряжение на выходе дифференцирующего устройства 10, работа которого описывается выражением

U выхю - RC dUax(t)

dt

/(2)

близко к нулю, т.е. КвыхЮ О Напряжение на выходе усилителя 1 равно 11вых1 Uex(t),Ha выходе усилителя 2 - ивых2 4 UBx(t), на выходе усилителя 3 - 11ВыхЗ 16 UBx(t).

Все напряжения поддействием импуль- са синхронизации Т0 (фиг.1) одновременно запоминаются в устройствах 4,5,6 и 11 выборки и хранения (УВХ), и напряжения ивых1,ивых2, 1)ВыхЗ поступают на соответствующие блоки 7,8 и 9,

Напряжение, запомненное УВХ 1 поступает на входы 12-15 компараторов. На вторые и третьи входы этих компараторов поступают постоянные опорные напряжения величиной соответственно

1

+ + Uon

4 Uon

Uon. Конкретная

величина +U0n и - U0n в вольтах Зависит от типа выбранной микросхемы-компаратора и указана в технических условиях. Напряже1

ния + и - -ц Uon и образуются при

помощи резистивных делителей из тех же напряжений

На выходах компараторов в статике, когдавыполняетсяусловие

- -ц Uon U выхЮ

1

Uon + Uc

0

5

0

5

присутствуют логические сигналы авых12 О, а вых14 0, авых13 0, авых15 0. При нулевых значениях а&Ых12-Эвых15 на выходах элементов 18 и 19 выходные сигналы также соответствуют логическому нулю. Эти сигналы поступают на вход элементов ИЛИ/ИЛИ- НЕ 16 и 17. Эти схемы представляют собой логику с прямым и инверсным выходами (фиг.2).

На вторые входы элементов 16 и 17 поступают сигналы перегрузки с блоков 7,8 и 9 (фиг.З). Каждый из этих блоков компараторов представляет собой интегральную микросхему, содержащую от 64 до 1024 компараторов (в зависимости от типа) и встроенный резистивный делитель опорного напряжения, имеющий соответственно 64-1024 отвода.

В статике при Uex(t) const возможны три режима кодирования сигнала (в зависимости от величины Uex(t),

Первый режим -U0n 16 Unx(t) + Don, т.е. входное напряжение соответствует младшей ступени усиления. В этом случае сигналы перегрузки по напряжению младшей и средней ступеней усиления отсутствуют и с блоков 8 и 9 на вторые входы элементов 16 и 17 поступают логические нули. Вследствие отсутствия перегрузки по скорости на вторые входы элементов 16 и 17 также поступают сигналы логического нуля. В этом случае (фиг.2) на прямом выходе элементов 16 и 17 присутствует логический ноль, а на инверсном - логическая единица.

Логический ноль с прямого выхода элемента 17, поступая на вход элемента 20 и 21, не разрешает шифратору 22 считывание кода мантиссы с блоков 8 и 7.

Логическая единица с инверсного выхода элемента 17 разрешает считывание через шифратор 22 блока 9.

Логические нули с выходов элементов 20 и 21 поступают на выходные шины кода порядка. В данном случае код порядка Nn e 00, что означает, что считывание произведено с младшей ступени усиления.

Второй режим - входное напряжение превышает (по модулю) младший предел, но меньше среднего предела, т.е. 16UBx (t) Uon, 4 UBx(t) Uon, либо 16 UBX(t) - Uon, 4 UBX(T)- Uon.

В этом случае с блока 9 младшей ступени усиления на второй вход элемента 17 поступает сигнал логической единицы. При этом на прямом выходе элемента 17 присутствует логическая единица, а на инверсном выходе - ноль. Этот ноль запретит считывание шифратором 22 кода с компараторов 9.

Единица с прямого выхода элемента 17 и единица с инверсного выхода элемента 16, поступая на входы элемента 21, дает единицу на его выходе, что разрешает считывание информации с компараторов 8. Одновременно единица с выхода элемента 21 поступает на шину кода порядка. Код порядка в этом случае будет Nn 01, что означает, что считывание произведено со средней ступени усиления.

Третий режим - входное напряжение превышает (по модулю) средний предел измерений. В этом случае сигнал перегрузки по уровню поступает в виде логической единицы с блока 8 на элемент 16. Единицы с прямых выходов элементов 16 и 17, поступая на входы элемента 20, разрешают считывание кода с компараторов блока 7, а нули с инверсных выходов элементов 16 и 17 запрещают считывание информации с блоков 9 и 8. В рассмотренном режиме код порядка образуется единицей с выхода элемента 20 и нулем с выхода элемента 21.

Величина кода порядка Nn 10 означает при этом, что считывание произведено с компараторов 7.

Из рассмотренных режимов следует. что выходной код мантиссы всего АЦП снимается с выхода шифратора 22. который в зависимости от величины входного сигнала передает выходной код набора компаратора либо младшей, либо средней, либо старшей ступеней усиления.

Таким образом, работа АЦП в статике (dUex/dt 0), не отличается принципиально от работы прототипа.

Принцип действия устройства в дина- мике заключается в следующем.

Если схорость изменения входного сигнала (по модулю) в момент считывания мала (например, не превышает 1/4 от значения Uon), то выбор ступени усиления осуществ- ляется только в зависимости от величины по модулю входного сигнала устройства.

Если абсолютное значение скорости изменения входного сигнала к момент считывания значительна, в результате чего динамическая погрешность младшей ступени усиления значительно превышает погрешность квантования средней ступени, от компаратора 13 или компаратора 14 через элемент 19 поступает сигнал логической единицы, запрещающий считывание с блока 9 младшей ступени. В этом случае, в зависимости от уровня, считывание возможно либо с блока 8, либо с блока 7.

Если абсолютное значение (модуль) ско- рости в момент выборки велико (например, превышает предельно допустимое значение равное Uon и, следовательно, динамические погрешности младшей и средней ступеней значительно превышают полную погреш- ность старшей ступени усиления, то под действием выходных сигналов компараторов 12 и 13 или компараторов 14 и 15 (в

d UBX (t) , зависимости от знака скорости )

логическая единица с выхода элементов 18 и 19 запрещает считывание с блоков 9 и 8 и разрешает считывание только с блока 7. Тем самым, независимо от уровня сигнала обеспечивается считывание со ступени усиления, имеющей наименьшую полную погрешность.

Одной из типовых ситуаций изменения Uax(t) в динамике является случай, когда входное напряжение является близким к синусоидальному (квазисинусоидальным), т.е.

UBX(t)UmSln2jrft (3),

В соответствии с (2) на выходе дифференцирующего устройства 10 напряжение определяется соотношением

УвыхЮ (t):si -2 TTRGf Umcos2 f t. (4)

Как видно из графиков на фиг,4, UBbixio(t) в различные моменты времени может быть как положительным (от ц до ta), так и отрицательным (от ta до ts). При этом амплитуда напряжения УвыхЮ (t) есть функция двух независимых параметров: амплитуды Um и частоты f.

В связи с этим режимы работы АЦП в динамике выглядят следующим образом.

Первый режим соответствует случаю, когда амплитуда Um любая, а частота f настолько низкая, что динамические процессы не оказывают заметного влияния на величину полной погрешности. Амплитуда UBbixio(t) U mf мала при этом из-за малости сомножителя f. При этом сигнал логической единицы на выходах компараторов 12-15 отсутствует. Работа в этом режиме аналогична работе АЦП, соответствующей статике, т.е. когда UBx (t) const.

Во втором режиме амплитуда Um мая-т настолько, что несмотря на то, что f может быть и велика, произведение Um на f мало, и величина ивыхю (t) также мала формула (4). Поэтому на выходах компараторов 12-15 логические нули и, следовательно, АЦП работает так же как в статике на младшей ступени усиления.

Третий (динамический) режим характе- ризуется тем, что произведение амплитуды Um на частоту f величина немалая. В этом случае выходные сигналы логических схем АЦП (фиг.1) в соответствии с осциллограммами (фиг.5) выборки напряжений в такто- вых точках на выходах усилителей 1,2 и 3 и дифференцирующего устройства 10 принимают значения, указанные на фиг.5.

В момент t4 считывание происходит не с младшей ступени, а со средней, так как на выходе компаратора 13 и элемента 19 сигнал равен логической единице.

По сравнению с идеальной моделью АЦП, не имеющей динамической погрешности, считывание с более грубой средней сту- пени усиления, как в данном устройстве, в момент (фиг.5) приводит к увеличению погрешности в 4 раза. В прототипе в данной ситуации считывание происходит с младшей ступени с гораздо большей погрешно- стью. Так, согласно кодированной информации, приведенной на фиг 5

ДМ Мфакт- асч 101Ю-01111 0011

т.е. семь квантов младшей ступени. Но это в 7 раз больше, чем в идеальном АЦП.

Таким образом, в известном устройстве погрешность в рассмотренной ситуации значительно больше, чем в данном устройстве, в результате чего и достигается положительный эффект.

В четвертом динамическом режиме и амплитуда, и частота входного сигнала близки к своим предельным значениям. Соответствующие этому случаю необходимые для рассуждений осциллограммы приведены на фиг.7, а значения выходных сигналов схем фиг.1 приведены на фиг.8. Соответствие сигналов фиг.7 значениям логических сигналов на выходах узлов 12-15, 18 и 19 и сигналами перегрузки по уровню и по скорости (фиг.1) устанавливается с помощью рассуждений, использованных при рассмотрении трех предыдущих динамических режимов. Всего же в АЦП возможно 9 режимов (статических и динамических)

Формула изобретения

Аналого-цифровой преобразователь, содержащий три усилителя с коэффициентами передачи соответственно 1,4 и 16, входы которых объединены и являются входной шинОй, а выходы первого, второго и третьего усилителей соединены с соответствующими информационными входами первого, второго и третьего устройств выборки и хранения сигналов, управляющие входы которых являются шиной управления, три блока компараторов и шифратор, отличающий- с я тем что, с целью повышения динамической точности, в него введены аналоговое дифференцирующее устройство, четвертое устройство выборки и хранения сигнала, четыре компаратора, два элемента ИЛИ, два элемента ИЛИ/ИЛИ-НЕ и два элемента И, причем вход аналогового дифференцирующего устройства является входной шиной, а выход соединен с входом четвертого устройства выборки и хранения сигнала, выход которого соединен с прямыми входами первого и второго компараторов и инверсными входами третьего и четвертого компараторов, инвертирующие входы первого и второго компараторов и прямые входы третьего и четвертого компараторов являются соответственно первой, второй, третьей и четвертой шинами опорного напряжения, выходы первого и четвертого компараторов соединены соответственно с первыми и вторыми входами первого элемента ИЛИ, выходы второго и третьего компараторов соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход первого элемента ИЛИ соединен с первым входом первого элемента ИЛИ/ИЛИ-НЕ, выходы

первого, второго и третьего устройств выборки и хранения сигналов соединены с соответствующими первыми входами первого, второго и третьего блоков компараторов, вторые и третьи входы первого, второго и третьего блока компараторов являются соответственно пятой и шестой шинами опорного напряжения, при этом второй вход первого элемента ИЛИ/И ЛИНЕ соединен с выходом Перегрузка по уровню второго блока компараторов, выход второго элемента ИЛИ соединен с первым входом второго элемента ИЛИ/ ЛИ-НЕ, второй вход которого соединен с выходом Перегрузка по уровню TpeTf го блока компараторов, инверсный выхг , второго элемента ИЛИ/ИЛИ-НЕ со- еди ен с соответствующими входами Разрешения считывания с младшей ступени шифратора, а прямой выход соединен с пер- выми входами первого и второго элементов

И, прямой выход первого элемента ИЛИ/ИЛИ-НЕ соединен с вторым входом первого элемента И, а инверсный выход соединен с вторым входом второго элемента И, выход первого элемента И соединен с соответствующими входами Разрешения считывания со старшей ступени шифратора и является шиной Старший разряд кода порядка, выход второго элемента И соединен с соответствующими входами Разрешения считывания со средней ступени шифратора и является шиной Младший разряд кода порядка, информационные выходы первого, второго и третьего блоков компараторов соединены соответственно с первой, второй и третьей группой информационных входов шифратора, выходы которого являются шиной кода мантиссы, управляющий вход четвертого устройства выборки и хранения сигнала является шиной управления.

Изобретение относится к вычислительной и цифровой измерительной технике и может быть использовано для преобразования аналоговых сигналов в цифровой код в аппаратуре автоматического контроля и управления, например, в составе устройства ввода аналоговых сигналов в ЭВМ. Изобретение позволяет повысить динамическую точность. Это достигается тем, что в устройство, содержащее усилители 1,2 и 3, устройства 4, 5 и 6 выборки и хранения сигналов, блоки 7, 8 и 9 компараторов, шифратор 22, введены аналоговые дифференцирующее устройство 10. устройство 11 выборки и хранения сигнала, компараторы 12-15, элементы ИЛИ/ИЛИ-НЕ 16 и 17, элементы ИЛИ 18 и 19, элементы И 20 и 21. 8 ил. w Ё О о ел ел о о Фиг./

Фиг 2

Фиг.З

к

- „«

па

I X t.

/,fs

Wi «)

Илыхг (Cf)

«)

Н сцщенма

UeuxiO -Vo«

#J6.

,

-iУ--V-{ - -

-Ve(.

4ЪЬ

«IR7

Фиг. 6

J t ;--

л

Фиг. 8