Линия задержки Советский патент 1992 года по МПК H03K5/13 

О

о о ю

4

Изобретение позволяет увеличить задержку схемы при заданном числе транзисторов и без изменения их конструктивно-электрических характеристик,что эквивалентно получению заданной величины задержки на меньшей площади (меньшем числе транзисторов) кристалла, например при интегральном исполнении схемы. Изобретение может быть использовано в различных устройствах автоматики и цифровой вычислительной техники для постоянней задержки сигнала. Устройство содержит группу последовательно включенных каскадов так, что вход последующего каскада соединен с выходом предыдущего, каждый каскад содержит два МДП-транзистора разного типа, затворы и стоки транзисторов 1 (Р-типа), 2 (П-типа) в каждом каскаде соединены соответственно с его входом и выходом, а истоки транзисторов 1 и 2 каждого каскада соединены с входом предыдущего каскада, остальные истоки транзисторов (например, в первом каскаде) 1 и 2 соединены соответственно с первой 3 и второй 4 шинами источника питания. 3 ил. (Л С

Фиг. 1

Изобретение относится к микроэлектронике и может бвТть использовано при построении различных элементов, узлов и устройств цифровой и аналого-цифровой техники, например в качестве схемы задержки на основе интегральных КМДП-транзи- сторов.

Цель изобретения - увеличение времени задержки схемы при заданном числе транзисторов и без изменения их конструктивно-электрических характеристик.

На фиг. 1-3 показаны конкретные примеры реализации схемы линии задержки.

Схемы содержат по четыре последовательно включенных каскада, номер которого соответствует индексу I. Каждый 1-й каскад содержит два МДП-транзистора: 1 - первого (Р-) и 2 - второго (П-типа) соответственно PI и П|. Затворы транзисторов 1 (Pi) и 2 (П|) в каждом l-м каскаде образуют его вход, а стоки транзисторов 1 и 2 подключены к выходу каскада. Вход каждого i-ro каскада соединен с выходом (-1)-го. Кроме того, схема содержит первую 3 и вторую 4 шины источника питания соответственно питание и общая.

Согласно фиг. 1 истоки транзисторов 1 и 2 1-го каскада соединены с входом (1-1)-го каскада, а истоки транзисторов 1 и 2 в других каскадах (I-2, 1-1, I +1) соединены соответственно с шинами 3 и 4.

Согласно фиг.2 в каждом l-м каскаде истоки транзисторов 1 и 2 соединены с входом предыдущего (И)-го каскада, т.е. с затворами транзисторов 1 (Рм), 2 (Пм) и „стоками транзисторов 1 (Pi-2), 2 (П|-2).

Согласно фиг.З истоки транзисторов 1 первого типа в каскадах 1-1, 1+1,... соединены с входами каскадов 1-2, I,..., истоки транзисторов 2 второго типа в каскадах 1-2, I,... соединены с входами каскадов i-3, i-1,..., a истоки транзисторов 1 в каскадах I-2, I,... и транзисторов 2 в каскадах i-1, i+1.... подключены соответственно к шинам 3 и 4,

Работа схем линий задержки по фиг.1-3 поясняется в сравнении с работой схемы прототипа.

Для определенности сравнения предположим, что сопротивление канала открытого транзистора в каждом каскаде равно R, а емкости истока, стока и затвора транзистора одинаковы и равны С. При этом не учитываются эффекты второго порядка, возникающие вследствие нелинейного характера изменения величин R и С от времени в процессе переключения, и принимается так называемая линейная модель (или т-мо- дуль) переключения простейшего КМДП - каскада-инвертора). В схеме прототипа происходит последовательное прохождение

сигнала через все каскады с задержкой Л - RI С) в каждом каскаде. С учетом того, что RI R, a Ci 4С, результирующая задержка в схеме-прототипе для К каскадов равна

tn 2 Ч 4RC

I 1

(г)

Для схемы линии задержки по фиг.1 узловая емкость I-1 (нумерация узловых емкостей привязывается к входу соответствующего каскада) увеличена на 2С

емкостями истоков транзисторов 1 и 2 1-го KacKaflav а сопротивление формирующей ветви для узловой емкости 1-Й увеличено на R, так как она состоит уже из сопротивлений каналов двух последовательно включенных

транзисторов 1 или 2 каскадов i-2 и, например, PI 2 и PI или П|-2 и П|. Поэтому

Г|-2 6RC (4RC+2RC); ги 4RC; ri (2R)-4C 8RC: n+i 4RC,

а результирующая задержка для К каскадов:

ti 4RC-K + 6RC tn + 6RC

(2)

Таким образом, происходит увеличение задержки в схеме по фиг.1 относительно схемы-прототипа на 6RG при том же числе транзисторов и неизменнных их конструктивно-электричегких характеристиках. Анализ показывает, что это увеличение возможно вследствие увеличения постоянных времени переключения узловых компонентов схем.

В схеме-прототипе из процесса переключения полностью исключены емкости потоков транзисторов, соединенные с соответствующими шинами источника питания, а сопротивления формирующих ветвей в

каждом из каскадов не превышают R.

Схема по фиг.2 представляет предельный (в смысле максимизации величины задержки) случай в классе предлагаемых

решений. Здесь в процессе переключения участвуют все () емкости схемы. Величина переключаемой емкости каждого узла равна 6С. Сопротивления формирующих ветвей РФ1 для каждого узла неодинаковы и определяются (считая от выхода каскада I):

,i RI+ Ri-2+ RM+...; RH-I+ RI-1+ Ri-з-к...

Таким образом, суммарная задержка К каскадов для схемы по фиг.2 определяется выражением:

t2 2) Я 2 ( 6С ) РФ|

i 1

1

6RC(1+ 2+ 2+ 3+3 + 4+ 4+ ..,- ) 6RC(K+1)-K«6RC-K2

Следовательно, относительное увеличение задержки по сравнению с прототипом составляет

t2 6RC К2

tn

4RC К

«1.5 К

Например, для , t2/tn-15 раз.

Заметим, что на практике это увеличение еще возрастает, так как предложенная линейная модель не учитывает влияния предыдущих условий емкостей на последующие и нелинейные эффекты.

Использование предложенной схемы позволяет получить положительный эффект, заключающийся в том, что по сравнению со схемой прототипа она позволяет получить большие величины задержек при одинаковом количестве транзисторов и при неизмененных их конструктивно-электрических характеристиках. Как следует из выражения (3), максимальный относительный эффект может достигать 1,5-К, где К - число каскадов, т.е. требуемую задержку можно реализовать на меньшем числе элементов (транзисторов) в схеме, что позволяет улучшить массогабаритные характеристики схем и увеличить их надежность.

Кроме того, предлагаемая схема обладает более широкими функциональными возможностями по сравнению с прототи-1 пом, что расширяет область ее применения. Так. для того, чтобы реализовать неодинаковую задержку по различным фронтам

входного сигнала в схеме прототипа необходимо изменять конструктивно-электрические характеристики транзисторов в соответствующих каскадах или использо5 вать технику параллельно-последовательного соединения транзисторов. В предлагаемой схеме (фиг.З) реализуется различная величина задержки по различным фронтам входного воздей10 ствия (з . ta j соответствующим подключением истоков транзисторов в каскадах. Аналогично реализуются значе- ,01.

Таким образом, предложенная схема

15 обладает следующими достоинствами, отличающими ее от прототипа: большей вели- чиной задержки при том же числе транзисторов (без изменения их конструктивно-электрических параметров); возмож20 ностью реализации заданной задержки при меньшем числе транзисторов и прочих равных условиях; расширены функциональные возможности (области использования) предлагаемой схемы; возможностью изме25 нения величины задержки за счет вариации соединения (фиг.1 - 3).

Формула изобретения

30Линия задержки, содержащая группу последовательно включенных каскадов так, что вход последующего каскада соединен с выходом предыдущего, каждый из каскадов содержит два МДП-транзистора разного ти35 па, затворы и стоки которых подключены соответственно к входу и выходу каскада, отличающаяся тем, что. с целью увеличения времени задержки при заданном числе транзисторов и без изменения их

40 конструктивно-электрических характеристик, по меньшей мере в одном из каскадов исток хотя бы одного транзистора подключен к входу предыдущего каскада, а истоки остальных транзисторов первого и второго

45 типа соединены соответственное первой и второй шинами питания.