Преобразователь двоичного кода во временной интервал Советский патент 1992 года по МПК H03M5/08 H03M1/82 

Изобретение относится к вычислительной технике, з именно к устройствам преобразования информации, и может быть использовано в вычислительно-управляющих системах автоматики.

Известен преобразователь двоичного кода во временной интервал, содержащий генератор, делитель частоты, преоОразователь кодовых последовательностей, преобразователь последовательного кода в параллельный, формирователь, устройство задержки, Такой преобразователь имеет низкую помехоустойчивость и точность преобразования.

Известен также преобразователь двоичного кода во временной интервал, содержащий генератор, элементы И, формирователь импульсов, преобразова тель последовательного кЬда в параллельный, пять триггеров, элемент ИЛИ и элемент задержки, Такое устройство также имеет низкую помехоустойчивость, так как воздействие помех на информационный вход искажает преобразуемый код и приводит к ошибке преобразования.

Известен также преобразователь двоичного кода во временной интервал, содержащий преобразователь код - код, преобразователь последовательного кода в параллельный, делитель частоты, генератор импульсов, триггер, элемент И, формирователь импульсов, сумматор и счетчик импульсов, Такой преобразователь имеет низкую помехоустойчивость, так как воздействие помех на вход записи кода приводит к записи в устройство искаженного кода и ошибке преобразования.

Наиболее близким к предлагаемому является преобразователь двоичного кода во временной интервал, содержащий формирователь выходного сигнала, триггер, генератор, блок регистров, первый счетчик, элемент И, формирователь кодовых последовательностей, второй счетчик, первый и второй формирователи импульсов. Входы формирователя являются информационными входами преобразователя, а его первый и второй выходы подключены к соответствующим входам блока. Выходы разрядов блока подключены к входам записи счетчика, выход которого подключен к первому входу формирователя, выход которого соединен с первым входом элемента И и является выходом преобразователя. Первый выход формирователя подключен к первому входу (счетный вхо,ц) счетчика, второй вход которого (вход установки) подключен к выходу формирователя. Выход счетчика подключен к первому входу формирователя , второй вход которого соединен с вторым входом

элемента И м выходом генератора, соединенным также с первым входом формирователя. Выход элемента И подключен к первому управляющему входу счетчика

(вход вычитания), второй управляющий вход которого (вход предварительной записи) подключен к выходу формирователя. Первый вход триггера (R-вход), соединенный с вторым входом формирователи, является

управляющим входом преобразователя. Выход формирователя подключен также к второму входу триггера, выход которого подключен к второму входу формирователя.

Формирователь выходного сигнала содержит элемент И-НЕ и триггер, Первый вход триггера (R-вход) является первым входом формирователя, выходом которого является выход триггера. Первый вход

элемента И-НЕ является вторым входом формирователя. Второй вход триггера (Sвход) соединен с выходом элемента И-НЕ, второй вход которого соединен с первым входом триггера.

Известное устройство работает следующим образом.

На управляющий вход преобразователя, т.е. на R-вход триггера и на второй вход формирователя, подается импульс, который

устанавливает триггер в нулевое состояние и запускает формирователь. Формирователь выделяет второй после запуска импульс генератора. Импульс с выхода формирователя поступает на вход установки счетчика и сбрасывает его. Логический О с выхода счетчика поступает на первый вход формирователя, подготавливая его к работе.

На информационный вход преобразователя, т.е. на входы формирователя, подается импульсный последовательный двоичный преобразуемый код в виде кода единиц и кода нулей. При этом единице кода соответствует наличие импульса на лиНИИ связи кода и отсутствие импульса на линии связи кода нулей, а нулю кода соответствует отсутствие импульса на линии связи кода единиц и наличие импульса на линии связи кода нулей. На первом выхода формирователя формируется серия тактовых импульсов, представляющая собой суммарную последовательность импульсов кода единиц и кода нулей, а на втором выходе формирователя - прямой последовательности код, которые подаются на соответствующие входы блока. При этом код записывается в блок.

Одновременно с записью кода в блок счетчик подсчитывает число тактовых импульсов, т.е. число записанных в блок разрядоБ ivOAa. После записи в блок всех разрядов кода на выходе счетчика появляется логическая Г, которая поступает на первый вход формирователя и запускает его. На выходе формирователя, аналогично формирователю, формируется импульс, который поступает на вход предварительной записи счетчика и на вход синхронизации триггера.

По фронту этого импульса параллельный код, сформированный на выходах разрядов блока, записывается в счетчик. На выходе счетчика появляется логическая 1, которая поступает на первый вход формирователя, т.е. на R-вход триггера и на второй вход злемента И-НЕ. По срезу импульса с выхода формирователя . переворачивается триггер, логическая 1 с выхода которого поступает на второй вход формирователя, т.е. на первый вход злемента И-НЕ. На выходе злемента И-НЕ появляется логический О, который поступает на S-вход триггера. Триггер устанавливается в единичное состояние. При этом логическая 1 с его выхода поступает на выход формирователя, т.е. на выход преобразователя, формируя фронт выходного временного интервала.

Логическая 1 с выхода формирователя поступает на первый вход элемента И, разрешая прохождение импульсов генератора на вход вычитания счетчика. Код, записанный в счетчик, начинает считываться. По окончании считывания кода, когда счетчик обнуляется, на его выходе появляется логический О, который поступает на lR-вход триггера и на второй вход элемента И-НЕ. На выходе элемента И-НЕ появляется логическая 1, которая поступает на S-вход триггера. Триггер устанавливается в нулевое состояние. Логический О с его выхода поступает на выход формирователя, формируя срез выходного временного интервала.

Таким образом на выходе преобразователя формируется импульс, длительность которого равна

t NT,

. где N - число, соответствующее преобразуемому коду;

Т - период повторения импульсов генератора.

Известное устройство имеет низкую помехоустойчивость. В случае воздействия помех при записи преобразуемого кода в блок регистров возможно искажение кода, что приводит к ошибке преобразования, т.е. формированию временного интервала произвольной длительности. Искажение ,алительности выходного временного

интервала недопустимо для высокоточных автоматических систем управления.

Целью изобретения является повышение помехоустойчивости.

5В преобразователь двоичного кода ао

временной интервал, содержащий формирователь выходного сигнала, триггер, генератор, блок регистров, первый счетчик импульсов, элемент И, формирователь кодовых последовательностей, второй счетчик импульсов, формирователь импульсов, причем выход формирователя выходного сигнала, соединенный с первым входом элемента И, является выходом преобразователя, выходы разрядов блока регистров подключены к входам записи первого счетчика импульсов, выход которого подключен к первому входу формирователя выходного сигнала, входы формирователя кодовых последовательностей являются информационными входами преобразователя, а его первый и , второй выходы подключены к соответствующим входам блока регистров, первый выход формирователя кодовых последовательно5 стей подключен к первому входу второго счетчика импульсов, выход которого соеди- , нен с первым входом формирователя импульсов, выход генератора подключен к второму входу злемента И и второму входу

0 формирователя импульсов, первый вход триггера является управляющим входом преобразователя, выход элемента И подключен кпервомууправляющему входу первого счетчика импульсов, введены

5 дополнительный триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и дополнительный элемент И, при этом выход младшего разряда и выход дополнительного старшего разряда блока регистров через элемент

0 ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к первому входу дополнительного триггера, второй вход которого соединен с выходом триггера и вторым входом второго счетчика, дополнительный выход формирователя кодовых последовательностей подключен к третьему входу дополнительного триггера, выход которого соединен с первым входом дополнительного элемента И, второй вход которого подключен к выходу второго сметчика импульсов, аыход формирователя импульсов подключен к третьему входу дополнительного элемента И, выход которого, соединенный с вторым управляющим входом .первого счетчика и вторым входом

5 формирователя выходного сигнала, является контрольным выходом преобразователя, дополнительный вход блока регистров соединен с первым входим триггера, второй вход которого соединен с выходом дополнительного старшего разряда блока регистров.

Повышение помехоустойчивости достигается за счет обеспечения возможности приема повторного кода и контроля правильности приема кода путем сравнения первого и повторного кодов с выдачей контрольного сигнала и разрешением преобразования только S случае правильного приема.

На фиг.1 приведена структурная схема предлагаемого устройства; на фиг.2 - формирователь кодовых последовательностей,

Предлагаемое устройство (фиг.1) содержит формирователь 1 выходного сигнала, триггер 2, генератор 3, блок 4 регистров, первый счетчик 5 импульсов, элемент И 6, формирователь 7 кодовых последовательностей, второй счетчик 8 иМпульсов, формирователь 9 импульсов, дополнительный . триггер 10, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11, дополнительный элемент И 12. Входы формирователя 7 являются информационными входами преобразователя, выходом которого является выход формирователя 1, соединенный с первым входом элемента И 6, Первый и второй выходы формирователя 7 подключены к соответствующим входам блока 4, выходы разрядов которого, кроме дополнительного старшего разряда, подключены к входам записи счетчика 5. Выход элемента Л 6 подключен к первому управляющему входу (вход вычитания) счетчика 5, выход которого подключен к первому входу формирователя 1. Выход младшего разряда и выход дополнительного старшего разряда блока 4 через элемент ИКЛЮЧАЮЩЕЕ ИЛИ 11 подключены к первому входу (Rвход установки) триггера 10, выход которого соединен с первым входом элемента И 12. Первый вход (S-вход установки) триггера 2, соединенный с дополнительным входом (вход установки) блока 4, является управляющим входом преобразователя. Выход дополнительного старшего разряда блока 4 подключен также к второму входу (С-вход синхронизации) триггера 2, информационный D-вход которого подключен к шине логического О (не показан). Первый выход формирователя 7 подключен также к первому входу счетчика 8, выход которого подключен к первому входу формирователя 9 и второму входу элемента И 12. Выход формирователя 9 подключен к третьему входу элемента И 12, выход которого, соединенный с вторым входом формирователя 1 и вторым управляющим входом счетчика 5(вход предварительной записи), является контрольным выходом преобразователя. Выход генератора 3 подключен к второму входу

элемента И 6 и второму входу формирователя 9.

Выход триггера 2 подключен к второму входу (S-вход установки) триггера 10 и второму входу (R-вход установки) счетчика 8. Дополнительный выход формирователя 7 подключен к третьему входу(С-вход синхронизации) триггера 10.

Формирователь 7 (фиг.2) содержит RSтриггер 13, элемент ИЛИ 14 и элементы 15 и 16 задержки. SR-входы триггера 13 являются соответственно первым и вторым входами формирователя 7. SR-входы триггера 13 через элемент ИЛ И 4 подключены к входу элемента 15, выход которого является первым выходом формирователя 7, Выход триггера 13 является вторым выходом формирователя 7. Выход элемента 15 подключен к входу элемента 16, выход которого является дополнительным выходом формирователя 7.

В качестве формирователя 1 выходного сигнала может быть исгюльзован, например, 1К-триггер. При этом R-вход известного триггера является первым входом формирователя 1, С-вхрд - вторым входом, Q-выход - выходом, S-входы известных триггеров подключены к источнику сигнала логической 1,

В качестве триггера 2 может быть использован D-триггер, например микросхема 564ТМ2.

В качестве блока 4 регистров может быть использован регистр сдвига, выполненный на триггерах с установочными входами (например, 564ТМ2). При этом С-входы триггеров, соединенные между собой, являются первым входом блока 4, 6-вход первого триггера является вторым входом блока 4. Соединенные между собой З-вход первого триггера и R-входы остальных триггеров являются дополнительными входами блока 4, Q-выходы триггеров являются выходами разрядов блока 4.

Второй счетчик 8 может быть выполнен с использованием счетчика, аналогичного счетчику 5, к выходу разрядов которого подключен дешифратор. При этом выходом счетчика 8 является h -выход известного дешифратора.

Устройство работает следующим образом.

На управляющий вход преобразователя подается импульс, который поступает на дополнительный вход блока 4 и на S-вход триггера 2. При этом блок 4 устанавливается таким образом, что на выходе его младшего разряда появляется логическая 1, а на выходе старших разрядов -логический О. На выходе триггера 2 появляется логическая

1, ксторая устанавливает триггер tO в единичное состояние, а также поступает на Rвход счетчика 8, сбрасывая его и запрещая изменение его состояния под воздействием сигналов на счетном входе.

На информационный вход преобразователя, т.е. на формирователь 7 подается преобразуемый последовательный двоичный код. Код поступает по двум линиям связи в виде кода единиц и кода нулей. При этом единице кода соответствует наличие импульса на линии связи кода единиц и отсутствие импульса на линии связи кода нулей, а нулю соответствует отсутствие импульса .на линии связи кода единиц и наличие импульса на линии-связи кода нулей.

Коды единиц и нулей в формирователе 7 поступают соответственно на SR-входы триггера 13 (фиг.2), на выходе которого формируется прямой последовательный код, поступающий на второй выход формирователя 7. Импульсы кодов единиц и нулей через элемент ИЛИ 14 и элемент 15 задержки поступают на первый выход формирователя 7. При этом величина задержки П элемента 15 устанавливается не меньше величины требуемого для надежной записи опережения подачи сигнала на информационный вход блока 4 по отношению к тактовому входу, что обеспечивает надежную запись кода в блок 4. Тактовые импульсы, формирующиеся на выходе элемента 15, через элемент 16 задержки поступают надополнительный выход формирователя 7. Величина задержки элемента 16 устанавливается не меньше величины задержки срабатывания блока 4 и задержки распространения сигнала в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 11.

Преобразуемый код подается на входы формирователя 7 два раза.

Тактовые импульсы с первого выхода формирователя 7 и прямой последовательный код с второго выхода поступают на соответствующие входы блока 4. При .этом код записывается в блок 4. По мере записи разрядов кода в блок 4 логическая 1, первоначально установленная в младшем разряде блока 4, перемещается в старшие разряды. Как только все разряды первого кода запишутся в блок 4, на выходе его старшего разряда появляется логическая 1, которая поступает на вход синхронизации триггера 2, в который записывается логический О.

Сигнал логического О с выхода триггера 2 поступает на вход триггера 10, разрешая изменение его состояния под

воздействием сигналов на других входах, а также на R-вход счетчика 8, разрешая счет тактовых импульсов при приеме повторного кода.

Повторный код аналогично первому коду записывается в блок 4. При этом при записи в блок 4 каждого разряда повторног кода (в младший разряд) в старшем разряде блока 4 оказывается соответствующий разряд ранее записанного первого кода. Элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11 производит поочередное сравнение разрядов первого и повторого кодов, при этом в случае их совпадения на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 поддерживается логический О, а в случае несовпадения - логическая 1.Сигналсвыходаэлемента ИСКЛЮЧАЮЩЕЕ ИЛИ 11 поступает на R-вход триггера 10, на вход синхронизации которого поступают тактовые импульсы с дополнительного выхода формирователя 7. Если хотя бы один из разрядов первого кода не совпадает с соответствующим разрядом повторного кода, то в триггер 10 записан логический О, а в случае совпадения первого и повторного кодов триггер 10 сохранит первоначально установленное единичное состояние.

По мере записи повторного кода в блок 4 счетчик 8 подсчитывает число тактовых импульсов на первом выходе формирователя 7, т.е. число записанных в блок 4 разрядов повторного кода. При записи в блок 4 всех разрядов повторного кода на выходе счетчика 8 появляется логическая 1, которая запускает формирователь 9. Импульс с выхода формирователя 9, сформированный из импульсов генератора 3, поступает на третий вход элемента И 12, на второй вход которого поступает сигнал с выхода счетчика 8, свидетельствующий о завершении записи кода в блок 4. На первый вход элемента И 12 поступает сигнал с выхода триггера 10, несущий информацию о правильности приема кода. Если код принят верно, т.е. первый и повторный коды совпадают, то на выходе триггера 10 присутствует логическая 1 и импульс с выхода формирователя 9 проходит через элемент И 12 на контрольный выхо.д преобразователя, неся информацию о том, что код принят верно и преоЬразов.ание состоится. Если код принят неБврно, т.е. хотя бы один из разрядов первого кода не совпадает с соответстаующим разрядом повторного кода, на выходе триггера 10 присутствует логический О и импульс с выхода формирователя не.проходит через элемент И 12 на контрольный выход преобразователя. Отсутствие импульса на контрольном выходе говорит об ошибке

приема кода, при это, преобразоввкие не состоится.

Если код принят верно, импульс с выхода элемента И 12 поступает на вход предварит льной записи счетчика 5 и на второй вход формирователя 1, По фронту этого m-t-,пульса код с выходов разрядов блока 4, кроме старшего разряда, записывается в счетчик 5, на выходе которого появляется логическая 1. Логическая 1 с выхода счетчика 5 поступает на первый вход формирователя 1, разрешая формирование выходного временного интервала. По срезу импульса с выхода элемента И 12 на выходе формирователя 1 появляется сигнал логической 1, т.е. формируется фронт выходного сигнала преобразователя.

Логическая 1 с выхода формирователя 1 поступает на первый вход элемента И б, при этом импульсы генератора 3 начинают .поступать на вход вычитания счетчика 5, Код, записанный в счетчик 5, начинает считываться. По окончании считывания, когда счетчик 5 обнуляется, на его выходе появляется логический О, который возвращает формирователь 1 в исходное состояние. На выходе формирователя 1 появляется логический О, т.е. формируется срез выходного сигнала преобразователя. При этом запрещается прохождение импульсов через элемент И 6. На этом преобразование заканчивается.

Таким образом на выходе формирователя 1 формируется импульс, длительность которого определяется записанным в блоке 4 кодом по указанной формуле.

В предлагаемом устройстве помехоустойчивость повышена за счет обеспечения возможности приема первого и повторного преобразуемых кодов и сравнения их. При совпадении первого и повторного кодов, т.е. если код принят без ошибки, предлагаемое устройство осуществляет преобразование кода во временной интервал, при этом формируется на контрольном выходе сигнал, свидетельствующий о правильности приема кода и начале преобразования. В случае искажения преобразуемого кода, когда первый и повторный коды не совпадают, на контрольном выходе устройства сигнал отсутствует, при этом преобразование искаженного кода не производится.

Формулаизобретенмя

Преобразователь двоичного кода во временной интервал, содержащий формирователь импульсоэ, триггер, генератор, блок регистров, первый счетчик импульсов, элемент И, формирователь кодовых последовательностей, второй счетчик импульсов, формирователь выходного сигнала, выход которого соединен с первым входом элемента И и является выходом преобразователи, выходы разрядов блока регистров подключены к соответствующим входам записи первого счетчика импульсов, выход которого подключен к первому входу формирователя выходного сигнала, входы формирователя кодовых последовательностей являются информационной входной шиной, а его первый и второй выходы подключены к соответствующим входам блока регистров, первый выход формирователя кодоаых последовательностей подключен к первому входу второго счетчика импульсов, выход которого соединен с первым входом формирователя импульсов, выход генератора подключен к второму входу элемента И и второму входу формирователя импульсов, первый вход триггера является управляющей входной шиной, выход элемента И подключен к первому управляющему входу первого счетчика импульсов, отличающийся тем, что, с целью повышения помехоустойчивости, в него введены дополнительный триггер, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и дополнительный элемент И, при этом выход младшего разряда и выход дополнительного старшего разряда блока регистров через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к первому входу дополнительного триггера, второй вход которого соединен с выходом триггера и объединен с вторым входом второго счетчика, дополнительный выход формирователя кодовых последовательностей подключен к третьему входу дополнительного триггера, выход которого соединен с первым входом дополнительного элемента И, второй вход которого подключен к выходу второго счетчика импульсов, выход формирователя импульсов подключен к третьему входу дополнительного элемента И, выход которого соединен с вторым управляющим входом первого счетчика и вторым входом формирователя выходного сигнала и является контрольнойвыходнойшиной,

дополнительный вход блока регистров соединен с первым входом триггера, второй вхо,ц которого соединен с выходом дополнительного старшего разряда блока регистров, третий вход является шиной логического нуля.

9w. е

Изобретение относится к вычислительной технике, а именно к устройствам преобразования информации. Цель изобретения - повышение помехоустойчивости. Преобразователь содержит формирователь выходного сигнала 1, триггер 2, генератор 3.- блок регистров 4, счетчики импульсов 5. 8, элемент И 6, формирователь кодовых последовательностей 7, формирователь импульсов 9. Новым является то. что в устройство введены дополнительный триггер 10. элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 11 и дополнительный элемент И 12, позволяющие обеспечить прием повторного кода и осуществить контроль правильности его приема. Устройство может найти применение в вычислительно-управляющих системах автоматики. 2 ил.