Преобразователь двоичного кода во временной интервал Советский патент 1992 года по МПК H03M1/82 

сл

С

Изобретение может быть использовано в вычислительной технике, в частности устройствах преобразования информации. Цель: повышение помехоустойчивости - достигается тем. что это устройство содержит формирователь выходного сигнала, основной и дополнительный триггеры, генератор импульсов, основной и дополнительный блоки регистров, дв а счетчика импульсов, основной и три дополнительных элемента И, два формирователя итмпульсов, преобразователь кодовых последовательностей, дополнительные блок сравнения ко дов и два элемента ИЛИ, и создается за счет приема первого и повторного кода, разделения процесса преобразования кода во временной интервал на этап вводами этап преобразования кода, сравнения пербого и повторного принятых кодов с выдачей контрольного сигнала о правильности его приема. 1 ил.

Предлагаемое устройство относится к вычислительной технике, а именно к устройствам преобразования информации, и может быть испо,льзовано в вычислительно-управляющих системах автоматики.

Известен преобразователь двоичного кода во временной интервал, содержащий генератор, элемент И, формирователь импульсов, преобразователь последовательного кода в параллельный, пять триггеров, элемент И и элемент задержки.

Известен также преобразователь двоичного кода во временной интервал, содержащий преобразователь код-код, преобразователь последовательного кода в параллельный, делитель частоты, генератор импульсов, триггер, элемент И, формирователь импульсов, сумматор и счетчик импульсов 1

Такие преобразователи обладают низкой помехоустойчивостью.

Наиболее близким к предлагаемому техническому решению является преобразователь двоичного кода во временной интервал, описанный в 2.

Прототип содержит формирователь выходного сигнала, триггер, генератор, блок регистров, первый и второй счетчики импульсов, элемент И, первый и второй формирователи импульсов, преобразователь кодовых последовательностей.

Прототип имеет низкую помехоустойчивость. Это вызвано тем, что при записи в устройство кода воздействие помех может привести к искажению вводимого кода и, следовательно, к ошибка преобразования.

Целью изобретения является повышение помехоустойчивости.

М

00

ел о Xi

IXJ

Сущность изобретения состоит в том, что в преобразователь двоичного кода во временной интервал, содержащий формирователь выходного сигнала, триггер, генератор импульсов, блок регистров, два счетчика импульсов, элемент И, два формирователя импульсов и преобразователь кодовых последовательностей, первый и второй выходы которого подключены к соответствующим входам блока регистров, вы- ходы разрядов блока регистров соединены с информационными входами, первого счет- чика импульсов, выход которого подключен к первому входу формирователя выходного сигнала, выход которого является выходной шиной, выход первого формирователя импульсов соединен с первым управляющим входом первого счетчика импульсов, второй управляющий вход которого подключен к выходу элемента И, выход формирователя выходного сигнала подключен к первому входу элемента И, выход генератора импульсов подключен к второму входу элемента И и к первому входу первого формирователя импульсов, первый вход триггера является первой управляющей шиной, введены дополнительный триггер, три дополнительных элемента И, дополнительный блок регистров, блок сравнения кодов и два элемента ИЛИ, при этом второй вход первого формирователя импульсов является второй управляющей шиной, а его выход соединен с вторым входом формирователя выходного сигнала, выход генератора импульсов подключен к входу второго счетчи- ка импульсов, выход которого через первый элемент ИЛИ подключен к первому входу дополнительного триггера и через второй элемент ИЛИ - к первому управляющему входу дополнительного бло- ка регистров, второй управляющий вход которого соединен с вторым выходом преобразователя кодовых последовательностей, первый вход триггера соединен с вторым входом дополнительного триггера, выход которого подключен к третьему управляющему входу дополнительного блока регистров, выход которого соединен с вторым входом триггера, выход которого подключен к третьему управляющему входу блока регистров, выходы разрядов блока регистров и дополнительного блока регистров через блок сравнения кодов подключены к первому входу третьего дополнительного элемента И, второй вход которого подклю- чен к выходу блока регистров, выход третьего дополнительного элемента И через второй формироватепь импульсов подключен к второму входу первого элемента ИЛИ, первый выход преобразователя кодовых последовательностей подключен к второму входу второго элемента ИЛИ, выход дополнительного триггера соединен с первыми входами первого и второго дополнительных элементов И, вторые входы которых являются входной информационной шиной, а выходы подключены соответственно к первому и второму входам преобразователя кодовых последовательностей, выход дополнительного формирователя импульсов является дополнительной выходной шиной, а третий и четвертый входы триггера являются соответственно шинами логического нуля и логической единицы.

Сущность изобретения в том, что повышение помехоустойчивости достигается за счет разделения процесса преобразования кода во временной интервал на два этапа: этап ввода кода и этап преобразования введенного кода во временной интервал, а также за счет обеспечения возможности приема повторного кода с выдачей контрольного сигнала о правильном его приеме.

Сущность изобретения поясняется чертежом.

Преобразователь двоичного кода во временной интервал содержит формирователь 1 выходного сигнала, триггер 2, генератор 3 импульсов, блок 4 регистров, первый счетчик 5 импульсов, второй счетчик 6 импульсов, элемент И 7, первый формирователь 8 импульсов, второй формирователь 9 импульсов, преобразователь 10 кодовых последовательностей, дополнительный триггер 11, первый, второй и третий дополнительные элементы И 12, 13, 14, дополнительный блок 15 регистров, блок 16 сравнения кодов, первый и второй элементы ИЛИ 17, 18. Первый и второй выходы преобразователя 10 подключены к соответствующим входам блока 4, выходы разрядов которого соединены с информационными входами счетчика 5, вы; ход которого подключен к первому входу формирователя 1. Выход формирователя 1 является выходной шиной устройства. Выход формирователя 1 является выходной шиной устройства. Выход формирователя 8 соединен с первым управляющим входом (вход записи) счетчика 5 и с вторым входом формирователя 1. Второй управляющий вход (вход вычитания) счетчика 5 подключен к выходу первого элемента И 7. Выход формирователя 1 подключен к первому входу элемента И 7. Выход генератора 3 подключен к второму входу элемента И 7 и к первому входу формирователя 8. Первый вход (вход R) триггера 2 является первой управляющей шиной устройства, второй управляющей шиной устройства является второй

вход формирователя 8. Выход генератора 3 подключен также к счетному входу счетчика б, выход которого через элемент ИЛИ 17 подключен к первому входу (вход R) триггера 11 и через элемент И 18 - к первому управляющему входу блока 15, второй управляющий вход которого соединен с вторым выходом преобразователя 10. Первый вход (вход R) триггера 2 соединен с вторым входом счетчика бис вторым входом (вход S) триггера 11, выход которого подключен к третьему входу блока 15. Выход блока 15 соединен с вторым входом (вход синхронизации) триггера 2, выход которого подключен к третьему входу блока 4. Выходы разрядов блока 4,15 через блок 16 подключены к первому входу элемента И 14, второй вход которого подключен к выходу блока 4. Выход элемента И 14 через формирователь 9 подключен к второму входу элемента ИЛИ 17. Выход триггера 11 соединен также с первыми входами элементов И 12, 13, вторые входы которых являются входной информационной шиной устройства, а выходы подключены соответственно к первому и второму входам преобразователя 10, первый выход которого соединен также со вторым входом элемента ИЛИ 18. Выход формирователя 9 является дополнительной (контрольной) шиной устройства. Третий вход (К-вход) и четвертый вход (J-вход) триггера 2 являются соответствен но шинами логического нуля и логической единицы устройства.

Преобразователь двоичного кода во временной интервал работает следующим образом.

В исходном состоянии импульсы с выхода генератора 3 поступают на вход счетчика б, который выполняет функции делителя частоты. Коэффициент деления счетчика 6 установлен таким, что период повторения импульса на его выходе равен максимально возможной длительности выходного переменного интервала, т.е. минимально возможному интервалу времени между запусками преобразователя. Импульсы с выхода счетчика 6 через элемент ИЛИ 17 поступают на вход R триггера 11, устанавливая его в нулевое состояние. Сигнал логического О с выхода триггера 11 поступает на третий вход блока 15, т.е. на вход установки, разрешая установку блока 15 в исходное состояние, которое устанавливается импульсами с выхода счетчика 6 через элемент ИЛ И 18 на первый вход блока 15 (тактовый вход). При этом на выходе блока 15 устанавливается сигнал логического О. На выходе триггера 2 поддерживается сигнал логической 1, установленный при

предыдущем преобразовании. На выходах счетчика 5, формирователей 1, 8 поддерживается сигнал логического О.

Для записи преобразуемого кода на 5 первую управляющую шину устройства, т.е. на вход R триггера 2 и на вход S триггера 11 подается импульс. Этот же импульс поступает на второй вход (вход установки) счетчика б, обеспечивая синхронизацию его

0 работы с входным сигналом.

Импульс, поступающий на первую управляющую шину устройства, сбрасывает триггер 2 и устанавливает триггер 11 в единичное состояние. Сигнал логического О с

5 выхода триггера 2 поступает на вход установки блока 4 (на третий управляющий вход), разрешая установку его в исходное состояние импульсами, поступающими на его тактовый (первый) вход. Сигнал логиче0 ской 1 с выхода триггера 11 разрешает прохождение преобразуемого кода через элементы И 12, 13 на входы преобразователя 10, а также поступает на вход установки блока 15 (третий управляющий вход), сни5 мая сигнал установки и разрешая запись в блок 15 кода.

На входную информационную шину устройства, т.е. на первые входы элементов И 12, 13, подается (дважды) последователь0 ный двоичный импульсный код по двум линиям связи в виде кода единица и кода нулей. При этом единице преобразуемого кода соответствует наличие импульса на линии связи кода единиц и отсутствие им5 пульса на линии связи кода нулей, а нулю соответствует отсутствие импульса на линии связи кода единиц и наличие импульса на линии связи кода нулей. Импульсы кода единиц и кода нулей через элемен0 ты И 12, 13 поступают на вход преобразователя 10, на первом выходе которого формируются тактовые импульсы путем логического сложения импульсов кода единиц и кода нулей, а на втором выходе 5 прямой последовательный код.

Поеобоазуемый код со второго выхода преобразователя 10 подается на вторые управляющие входы (информационные) блоков 4, 15. Тактовые импульсы с первого

0 выхода преобразователя 10 поступают на первый управляющий вход блока 4, который при этом устанавливается в исходное состояние. На выходе блока 4 появляется сигнал логического О. Кроме того, тактовые им5 пульсы с первого выхода преобразователя 10 через элемент ИЛ И 18 поступают на первый управляющий вход блока 15. При этом преобразуемый код записывается в блок 15. По окончании записи кода, когда блок 15 заполняется на его выходе появляется сигнал логической 1, который поступает на вход синхронизации триггера 2. Триггер 2 устанавливается в единичное состояние. Сигнал логической 1 с выхода триггера 2 поступает на третий управляющий вход блока 4, т.е. на его вход установки, разрешая запись в блок4 повторного кода. Повторный код через элементы И 12,13 и преобразователь 10 записывается в блок 4, аналогично рассмотренной выше записи в блок 15.

По окончании записи повторного кода в блок 4 на выходе последнего появляется сигнал логической 1, который поступает на второй вход элемента И 14.

Записанные таким образом первый и повторный коды с выходов разрядов блока 15, 4 соответственно поступают на входы блока 16. При совпадении кодов на входе блока 16 появляется сигнал логической 1, который через элемент И 14 поступает на вход формирователя 9 и запускает его. Импульс с выхода формирователя 9 через элемент ИЛИ 17 поступает на вход R триггера 11 и сбрасывает его. Логический О с выхода триггера 11 запрещает прохождение сигналов через элементы И 12, 13, а также поступает на вход установки блока 15, который устанавливается в исходное состояние импульсами с выхода счетчика 6, поступающими через элемент ИЛИ 18 на первый управляющий вход. Импульс с выхода формирователя 9 поступает также на дополнительную (контрольную) шину устройства, что свидетельствует о правильной записи преобразуемого кода и разрешает преобразование.

В случае несовпадения первого и повторного кодов на выходе блока 14 присутствует сигнал логического О. При этом на выходе элемента И 14 поддерживается сигнал логического О и формирователь 9 не запускается. Отсутствие импульса на дополнительной (контрольной) шине устройства свидетельствует об искажении преобразуемого кода и о необходимости повторить запись. При этом первый же импульс с выхода счетчика 6, поступающий через элемент ИЛИ 17 на вход R триггера 11. обнуляет последний. При этом элементы И 12, 13 закрываются, а на входе установки блока 5 устанавливается сигнал установки.

При правильной, без искажений, записи преобразуемого кода, когда на дополнительной (контрольной) шине устройства присутствует импульс, преобразование записанного кода во временной интервал производится следующим образом.

На вторую управляющую шину устройства, т.е. на второй вход формирователя 8 подается импульс. Импульс с выхода формирователя 8 поступает на первый управляющий вход счетчика 5 (вход предварительной записи) и на второй вход формирователя 1. При этом по переднему

фронту этого импульса в счетчик 5 записывается преобразуемый код, поступающий на входы записи счетчика 5 с выходов разрядов блока-4. При записи в счетчик 5 ненулевого кода на его выходе появляется

0 сигнал логической 1, который поступает на первый вход формирователя 1. подготавливая его к работе, По заднему фронту импульса на выходе формирователя 1, являющемся выходной шиной устройства,

5 появляется сигнал логической 1, т.е. формируется передний фронт выходного временного интервала.

Сигнал логической 1 с выхода формирователя 1 подается на первый входэлемен0 та И 7, При этом импульсы с выхода генератора 3 начинают проходить на второй управляющий вход (вход вычитания) счетчика 5. Код, записанный в счетчик 5, начинает считываться. По окончании считывания, ког5 да счетчик 5 обнуляется, на его выходе появляется сигнал логического О, который возвращает формирователь 1 в исходное состояние. На выходе формирователя 1, т.е. на выходной шине устройства, формируется

0 задний фронт выходного временного интервала. Логический О с выхода формирователя 1 запрещает прохождение импульсов через элемент И 7 на вход вычитания счетчика 5. На этом преобразование заканчива5 ется.

Формула изобретения Преобразователь двоичного кода во временной интервал, содержащий формирователь выходного сигнала, триггер, гене0 ратор импульсов, блок регистров, первый и второй счетчики импульсов, элемент И, первый и второй формирователи импульсов и преобразователь кодовых последовательностей, первый и второй выходы которого

5 подключены к соответствующим одноименным входам блока регистров, выходы разрядов которого соединены с соответствующими информационными входами первого счетчика импульсов, выход ко0 торого подключен к первому входу формирователя выходного сигнала, выход которого является выходной шиной, выход первого формирователя импульсоз соединен с первым управляющим входом первого

5 счетчика импульсов, второй управляющий вход которого подключен к выходу элемента И, первый вход которого подключен к выходу формирователя выходного сигнала, выход генератора импульсов подключен к второму входу элемента И и к первому входу

первого формирователя импульсов, первый вход триггера является первой управляющей шиной, отличающийся тем, что, с целью повышения помехоустойчивости, в него введены дополнительный триггер, три дополнительных элемента И, дополнительный блок регистров, блок сравнения кодов и два элемента ИЛИ, при этом второй вход первого формирователя импульсов является второй управляющей шиной, а его выход соединен с вторым входом формирователя выходного сигнала, выход генератора им- пульсов подключен к счетному входу второго счетчика импульсов, выход которого через первый элемент ИЛИ подключен к первому входу дополнительного триггера и через второй элемент ИЛИ - к первому управляющему входу дополнительного блока регистров, второй управляющий вход которого соединен с вторым выходом преобразовате- ля кодовых последовательностей, первый вход триггера объединен с вторым входом дополнительного триггера, выход которого подключен к третьему управляющему входу дополнительного блока регистров, выход ко- торого соединен с вторым входом триггера,

выход которого подключен к третьему управляющему входу блока регистров, выход разрядов которого и выходы разрядов дополнительного блока регистров подключены соответственно с первым и вторым входами блока сравнения кедов, выход которого подключен к первому входу третьего дополнительного элемента И, второй вход которого подключен к выходу блока регистров, а выход через второй формирователь импульсов подключен к второму входу первого элемента ИЛИ, причем первый выход преобразователя кодовых последовательностей подключен к второму входу второго элемента ИЛИ, выход дополнительного триггера соединен с первыми входами первого и второго дополнительных элементов и, вторые входы которых являются входной информационной шиной, а выходы подключены соответственно к первому и второму входам преобразователя кодовых последовательностей, выход второго формирователя импульсов является дополнительной выходной шиной, а третий и четвертый входы триггера являются соответственно шинами логического нуля и логической единицы.