Синхронный делитель частоты на 55 Советский патент 1992 года по МПК H03K23/40 

Фиг.1

VI

ю

00

ю

СЛ

Изобретение относится к цифровой технике и может быть использовано, например, для построения хронизаторов, цифровых синтезаторов частоты, электромузыкальных инструментов и других приборов.

Известен делитель частоты на 55, построенный по безвентильной схеме, содержащий восемь IK-триггеров.

Недостатком данного делителя является большое количество элементов и цепей, что приводит к низкой надежности и стабильности работы схемы. Кроме того, данный делитель обладает малым быстродействием, поскольку он построен по асинхронной схеме.

Наиболее близким к предлагаемому является синхронный делитель частоты на 55, содержащий шесть IK-триггеров и шесть элементов И, в котором счетные входы С всех IK-триггеров соединены с тактовой шиной устройства, R-входы всех триггеров соединены с шиной сброса, выходы шестого триггера образуют выходные шины устройства, прямой выход первого триггера соединен с 1-входом второго триггера, прямой выход которого соединен с первыми входами первого, второго и третьего элементов И, выходы третьего, четвертого, пятого и шестого элементов И соединены с 1-входами соответственно шестого, четвертого, пятого и третьего триггеров, инверсный выход первого триггера соединен с первыми входами четвертого, пятого и шестого элементов И и со вторыми входами первого, второго и третьего элементов И, прямой выход второго триггера соединен с К-входом третьего триггера, прямой выход которого соединен с 1-входом первого триггера, К-вход которого соединен с инверсным выходом второго триггера, К-вход которого соединен с инверсным выходом третьего триггера, с вторыми входами четвертого и пятого элементов И и с третьими входами первого, второго и третьего элементов И, выход первого элемента И соединен с К-входом четвертого триггера, прямой выход которого соединен с вторым входом шестого элемента И, а инверсный выход - с третьим входом пятого элемента И и с четвертыми входами второго и третьего элементов И, выход второго элемента И соединен с К-входом пятого триггера, прямой выход которого соединен с третьим входом четвертого элемента И, а инверсный выход - с пятым входом третьего элемента И, выход которого соединен с К- входом шестого триггера, инверсный выход которого соединен с четвертым входом пятого элемента И.

Недостатками известного делителя являются низкая надежность и устойчивость работы из-за сложности схемы.

Целью изобретения является повышение надежности и устойчивости работы путем упрощения.

В делитель частоты, содержащий первый, второй, третий, четвертый, пятый и шестой IK-триггеры, С- и R-входы которых

0 соединены соответственно с шиной тактовых импульсов и с шиной сброса, первый, второй и третий элементы И, первую и вторую выходные шины, которые соединены соответственно с прямым и инверсным вы5 ходами шестого триггера, I- и К-входы которого соединены с выходом третьего элемента И, инверсный выход первого триггера соединен с первым входом второго эле0 мента И, выход которого соединен с i-входом пятого триггера, введен элемент ИЛИ, выход которого соединен с 1-входом третьего триггера, первый вход - с первым входом второго элемента И и с К-входом

5 третьего триггера, а второй вход -с выходом первого элемента И, первый вход которого соединен с прямым выходом второго триггера, второй вход - с прямым выходом шестого триггера, а третий вход- с прямым

0 выходом пятого триггера, третьей выходной шиной и первым входом третьего элемента И, второй вход которого соединен с выходом второго элемента И и К-входом пятого триггера, 1-вход первого триггера соединен

5 с - и К-входами второго триггера и инверсным выходом четвертого триггера, прямой выход которого соединен с вторым входом второго элемента И и К-входом первого триггера, инверсный выход второго тригге0 ра соединен с третьим входом второго элемента И, четвертый вход которого соединен с прямым выходом третьего триггера и I- и К-входами четвертого триггера.

При такой схеме соединения логические

5 уравнения для I- и К-входов всех триггеров следующие: .

И JQ4; l2 Q4,- l3 QivQ2 QsQe; U Cb: Is 61 Q2 Cb CM; le Is Qs; Ki CM; K2 Ш: Ks Qi; K4 Qs; .

0 На фиг. 1 представлена схема предлагаемого делителя частоты; на фиг.2 - диаграммы его работы.

Делитель частоты содержит первый 1, второй 2, третий 3, четвертый 4, пятый 5 и

5 шестой 6 IK-триггеры, первый 7, второй 8 и третий 9 элементы И, элемент ИЛИ 10, шину 11 сброса и тактовую шину 12, которые соединены соответственно с R- и С-входами всех триггеров, выходные шины 13 и 14, которые являются соответственно прямым и инверсным выходами шестого триггера,

выходную шину 15, соединенную с прямым выходом пятого триггера и позволяющую получить переменный коэффициент деления за первую половину цикла, равный 55 импульсам, 28, а за вторую - 27.

Триггеры 1-6 переключаются под действием отрицательного перепада сигнала на тактовой шине 12 в момент изменения его с высокого уровня (логической единицы) на низкий уровень (логического нуля).

Работа предлагаемого делителя частоты определяется логическими уравнениями для I- и К-входов IK-триггеров и происходит в следующем порядке.

По сигналу Сброс, поступающему в виде импульса по шине 11 все триггеры устанавливаются в исходное нулевое состояние, а выходы (прямые) триггеров принимают нулевое значение (фиг.2, диаграммы при. i О, , , , , и ).

По логическим уравнениям определяют состояния 1-й К-входов триггеров: И 1, 2 1, ,Ц-0, ls 0, le-0, Ki-0, Ка-1. Кз-1, Кл О, КБ 0, Кб 0.

Поскольку IK-триггер по входному импульсу на тактовой шине 12 при и не изменяет своего состояния, при и переключается в противоположное состояние, при и переключается в состояние логической единицы, при и переключается в состояние логического нуля, то по первому входному импульсу в состояние логической единицы переключается первый, второй и третий триггеры, а четвертый, пятый и шестой не изменяют своего состояния, выходы и входы триггеров при этом принимают следующие значения: QI 1, Q2 1, Оз 1, Q4 QQs 0, Об О, ,,, , , , КИХ , , , и (фиг.2, диаграммы при ).

По приходу второго тактового импульса по заднему фронту свое состояние изменяет второй и четвертый триггеры: второй переключается в состояние логического нуля, а четвертый - в состояние логической единицы, а выходы и входы триггеров принимают значения , , , , , , , , , , , , , , , , и (фиг.2 диаграммы, при ).

Рассматривая и далее таким же образом работу предлагаемого делителя получают все состояния выходов и входов каждого IK-триггеров 1-6 при всех i.

После 54 импульса делитель находится в состоянии, при котором , , , , , , , , , , ls-1, , , , , , и Ке 1 (фиг.2,диаграммы при ).

При данных состояниях I- и К-входов IK-триггеров после поступления очередного 55 входного импульса происходит переключение третьего, четвертого, пятого и шестого триггеров и делитель возвращается в исходное состояние. При непрерывном поступлении входных импульсов цикл работы делителя повторяется.через каждые 55 им0 пульсов.

Цикл работы пятого триггера (фиг.2) повторяется также на интервале 55 импульсов, но первый период он осуществляет при делении на 28 (диаграмма при ) - перепад

5 напряжения с высокого уровня на низкий, а второй период - на 27 (диаграмма 2 при ). При необходимости осуществления деления входных импульсов с повторяющейся кратностью 28, 27 необходимо ис0 пользовать выходную шину 15.

Применение предлагаемого синхронного делителя частоты на 55 позволяет упростить функциональную схему делителя на два логических элемента (17%) и десять це5 пей (22%), повысить надежность путем упрощения схемы, повысить стабильность работы делителя путем снижения паразитных емкостей, обусловленного сокращением количества элементов и цепей,

0 приводящим к уменьшению линий связи и количества их взаимных пересечений, снизить потребляемую мощность путем сокращения количества элементов.

Формула изобретения

5 Синхронный делитель частоты на 55, содержащий первый, второй, третий, четвертый, пятый и шестой IK-триггеры, С- и R-входы которых соединены соответственно с шиной тактовых имупльсов и с шиной

0 сброса, первый, второй и третий элементы И, выход последнего из которых соединен с I- и с К-входами шестого IK-триггера, инверсный выход первого IK-триггера соединен с первым входом второго элемента И, выход

5 которого соединен с 1-входом пятого IK- триггера, отличающийся тем, что, с целью повышения надежности и устойчивости работы за счет упрощения, в него введен элемент ИЛИ, выход которого соединен с

0 1-входом третьего IK-триггера, первый вход

-с первым входом второго элемента И и с К-входом третьего IK-триггера, второй вход

-с выходом первого элемента И, первый вход которого соединен с прямым выходом

5 второго IK-триггера, второй вход- с прямым выходом шестого IK-триггера, третий вход - с прямым выходом пятого IK-триггера и с первым входом третьего элемента И, второй вход которого соединен с выходом второго элемента И и с К-входом пятого IK-триггера, 1-вход первого IK-триггера соединен с I- и с

К-входами второго IK-триггера и с инверсным выходом четвертого IK-триггера, прямой выход которого соединен с вторым входом второго элемента И и с К-входом

первого IK-триггера, инверсный выход вто-

рого IK-триггера соединен с третьим входом второго элемента И, четвертый вход которого соединен с прямым выходом третьего IK- триггера и с I- и с К-входами четвертого

Изобретение относится к импульсной технике и может использоваться в цифровой аппаратуре, а именно в синтезаторах частот. Делитель состоит из шее™ К-тригге- ров, трех логических элементов И и логического элемента ИЛИ. Цель изобретения - повышение надежности и устойчивости работы делителя за счет упрощения схемы. Это достигается благодаря введению эле- ментаИЛИ и исключению трех элементов И, а также изменению цепей связи между элементами. Делитель содержит К-триггеры 1- 6, элементы И 7-9, элемент ИЛ И 10, шину 11 сброса, шину 12 тактовых импульсов и выходные шины 13-15. 2 ил.

15

В 1 2 34f676SlO 12 /4 1В 18 20 22 24 2S 28 Зй 32 34 3S 38 4в « 44 8 50 S2 К

Hi ПП ПП ПП ПП ПП

в, п г-1 гп п г-Iп п I-1 п п I-in

а3 11 П I I П I I П I 1 П I

а,, Л I1 П I1 П I-1 П I1 П

П

П

п

XL

П11 П П П11

П

п

XL

П11 П П П11

X

1