Цифровой синтезатор частот Советский патент 1993 года по МПК H03L7/18 

СО

с

Цифровой синтезатор частот относится к радиотехнике и может быть использован для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре. Устройство содержит 2 делителя частоты с переменным коэффициентом деления 1, 11, 1 входную шину 2, 1 блок управления 3, 1 счетчик импульсов 4, 2 кодовых шины 5, 12, цифровой частотно-фазовый детектор 6, 2 цифроаналоговых преобразователя 7, 13, 1 фильтр нижних частот 8, 1 управляемый генератор 9, 1 выходную шину 10, 1 формирователь импульсов 14, 1 шину управления, 1 триггер Несоответствующими функциональными связями. 6 ил,

00

о

CJ

о

и

Фиг./

Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре,

Цель изобретения - расширение области применения за счет возможности обеспечения работы с изменяющейся опорной частотой при одновременном повышении быстродействия и помехоустойчивости.

На фиг. 1 представлена функциональная схема цифрового синтезатора частот; на фиг. 2 - функциональная схема цифрового частотно-фазового детектора; на фиг. 3 - функциональная схема блока управления; на фиг, 4, а - временная диаграмма последовательности счетных импульсов, поступающих на второй вход блока управления; на фиг. 4,6- временная диаграмма импульсов, поступающих на первый вход блока управления; на фиг. 4, в - временная диаграмма прямого выхода первого IK-триггера блока управления; на фиг. 4, г - временная диаграмма прямого входа второго К-триггера блока управления; на фиг. 4, д - временная диаграмма прямого выхода третьего IK- триггера блока управления; на фиг. 4, е - временная диаграмма прямого выхода четвертого IK-триггера блока управления; на фиг, 4, ж - временная диаграмма выхода первого элемента 21/1 блока управления; на фиг. 4, з - временная диаграмма выхода второго элемента И блока управления; на фиг, 5 - функциональная схема формирователя импульсов; на фиг. 6, а - временная диаграмма входной команды ггПамять, поступающей на первый вход формирователя импульсов; на фиг. 6, б - временная диаграмма импульса, поступающего на второй вход формирователя импульсов; на фиг. 6, в - временная диаграмма выхода формирователя импульсов.

Цифровой синтезатор частот (фиг. 1) содержит первый делитель частоты с переменным коэффициентом деления 1, входную шину 2, блок управления 3, счетчик импульсов 4, первую кольцевую шину 5, цифровой частотно-фазовый детектор 6, первый циф- роаналоговый преобразователь 7, фильтр нижних частот 8, управляемый генератор 9, выходную шину 10, второй делитель частоты с переменным коэффициентом деления 11, вторую шину синтезатора 12, второй цифро- аналоговый преобразователь 13, формирователь импульсов 14, элемент 1/1-НЕ 15, шину управления 16, триггер 17.

Информационные входы первого усилителя частоты 1 с переменным коэффициентом деления соединены с первой кодовой шиной, тактовый соединен со входной шиной 2 и со счетным входом счетчика импульсов 4, выходы которого соединены с соответствующими входами первого цифроана- логового преобразователя 7, входы управления суммированием и вычитанием соответственно с первым и со вторым выходами частотно-фазового детектора 6, первые кодовые выходы которого соединены с соответствующими входами второго цифро- аналогового преобразователя 13, выход кото0 рого через фильтр нижних частот соединен с первым входом управляемого генератора 9, выход которого соединен с выходной шиной 10 и с тактовым входом второго делителя частоты 11 с переменным коэффициентом

5 деления, выход которого соединен с первым входом записи частотно-фазового детектора б, информационные входы соединены со второй кодовой шиной 12. Выход триггера 17 соединен с управляющим входом второго

0 делителя частоты 11 с переменным коэффициентом деления, вход запуска с выходом элемента И-НЕ 15, первый вход которого соединен с первым выходом блока управления 3, второй вход - со входом сброса триг5 гера 17 и с выходом формирователя импульсов 14, первый вход которого соединен с шиной управления, второй вход - со вторым входом блока управления 3, первые и вторые кодовые входы которого соедине0 ны со вторыми и с третьими кодовыми выходами частотно-фазового детектора 6, информационные входы которого соединены с соответствующими выходами первого делителя частоты 1 с переменным коэффи5 циентом деления, выход переноса которого соединен с первым входом блока 3 управле-. ния, второй вход которого соединен с входной шиной 2, третий и четвертый выходы соединены соответственно с тактовым вхо0 дом и со вторым входом записи частотно- фазового детектора 6, при этом выход первого цифроаналогового преобразователя 7 соединен со вторым входом управляемого генератора 9,

5Цифровой частотно-фазовый детектор 6 (фиг. 2) содержит статический регистр 18, счетчик 19, блок запрета 20, два D-триггера 21 и 22, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 23, элемент И-НЕ 24 и элемент И 25.

0 С-вход разрешения записи в статического регистра 18 является первым входом записи частотно-фазового детектора, а D-вхо- ды счетчика 19 являются информационными входами цифрового частотно-фазового детек5 тора, С-вход записи параллельного кода счетчика 19 является вторым входом записи цифрового частотно-фазового детектора, а Т-вход счетчика 19 является тактовым входом цифрового частотно-фазового детектора. Кодовый выход счетчика 19 соединен с

входом статического регистра 18 и является вторым кодовым выходом цифрового частотно-фазового детектора. Кодовый выход статического регистра 18 соединен с входом блока запрета 20 и является третьим выходом цифрового частотно-фазового детектора, причем К-й разряд статического регистра 18 соединен с С-входом первого D-триггера 21, а и нверсный выход К-го разряда статического регистра 18 соединен с С-входом второго D- три ггера 22 и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23, второй вход которого соединен с (К-1)-м выходным разрядом ста- тич|еского регистра 18. Выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 соединен с О-йходами обоих D-триггеров 21 и 22, прямы выходы D-триггеров 21 и 22 соединены с входами элемента И-НЕ 24, выход которого Соединен с R-входами обоих D-триггеров 21 и 22. Инверсные выходы D-триггеров 21 и 21 соединены с входами элемента И 25, пршем инверсный выход первого D-триггера 1 является первым выходом цифрового частотно-фазового детектора, а инверсный выфд второго D-триггера 22 является вто- рым выходом цифрового частотно-фазового детектора. Выход элемента И 25 соединен с упрзвляющим входом блока запрета 20, которой выход которого является первым кодовые выходом цифрового частотно-фазового детектора.

Блок управления 3 (фиг. 3) содержит четыре IK-триггера 26, 27, 28, 30, три элемента НЕ J31, 35, 39, четыре элемента И 29, 32, 33, 34, |ри элемента И-НЕ 37, 38, 40 и элемент сравнения 36.

РХОД первого элемента НЕ 31 соединен с пе|рвым входом блока управления, выход - с CJ-входом первого I К-триггера 26, прямой и инверсный выходы которого соединены соответственно с I- и К-входами второго IK- трифера 27, прямой и инверсный выходы которого соединены соответственно с I- и К-вх)дами третьего IK-триггера 28, прямой и инверсный выходы которого соединены соотзетственно с I- и К-входами четвертого IK-триггера 30, прямой выход которого сое- дине н с третьим выходом блока управления, с первым входом первого элемента И, с I- и К-вхфдами первого IK-триггера 26 и с пер- вым ходом второго элемента И 32, второй вход которого соединен с К-входом четвертого К-триггера 30, выход - с первым входом первого элемента И-НЕ 37, выход которого соединен с первым входом второ- го элемента И-НЕ 38, выход которого соединен ф первым выходом блока управления, второй вход - через второй элемент НЕ 35 с выходом элемента сравнения кодов 36, выход которого соединен со вторым

входом первого элемента И-НЕ 37, выход - с первым входом третьего элемента И-НЕ 40, выход которого соединен с третьим входом второго элемента И-НЕ 38, второй вход - с выходом третьего элемента И 33, первый вход которого соединен с инверсным выходом четвертого IK-триггера 30 и с 1-входом первого IK-триггера 26, второй вход - с 1-входом четвертого IK-триггера 30 и со вторым входом первого элемента И 29, третий вход которого соединен с 1-входом третьего IK-триггера 28, выход - через третий элемент НЕ 39 со вторым выходом блока управления и непосредственно с управляющим входом элемента сравнения кодов 36 и с первым входом четвертого элемента И 34, выход которого соединен с четвертым выходом блока управления, второй вход - с С-входами второго, третьего, четвертого IK- триггеров 27, 28, 30 и со вторым входом блока управления, причем управляющие входы и элемента сравнения кодов 36 соединены с шиной логического нуля, а кодовые входы А и В элемента сравнения кодов 36 соединены соответственно со вторыми и третьими кодовыми входами блока управления.

Формирователь импульсов 14 (фиг. 5) содержит четыре элемента И-НЕ 41, 42, 43, 44 и элемент НЕ 45.

Первый вход первого элемента И-НЕ 41 является вторым входом формирователя импульсов. Второй вход первого элемента И- НЕ 41 соединен с выходом второго элемента И-НЕ 42 и с входом элемента НЕ 45. Первый вход второго элемента И-НЕ 42 соединен с первым входом третьего элемента И-НЕ 43 и является первым входом формирователя импульсов. Выход третьего элемента И-НЕ 43 соединен с первым входом четвертого элемента И-НЕ 44, выход которого соединен с вторыми входами второго элемента И-НЕ 42 и третьего элемента И-НЕ 43, Выход первого элемента И-НЕ 41 соединен с третьим входом второго элемента И-НЕ 42 и вторым входом четвертого элемента И-НЕ 44. Выход элемента НЕ 45 является выходом формирователя импульсов.

Установка частоты управляемого генератора 9 осуществляется путем изменения коэффициентов деления первого I, второго II делителей частоты с переменными коэффициентами деления, а также путем изменения частоты входного сигнала твх.

При изменении частоты входного сигнала fax на шину 16 цифрового синтезатора поступает команда г/Память, длительность которой определяется временем переключения частоты входного сигнала.

Коэффициенты MI и Ni, поступающие соответственно по кодовым шинам 5 и 12 синтезатора частот, в соответствии с принципами ФАПЧ обеспечивают установку частоты выходного сигнала синтезатора согласно выражению:

Vi wt fexi где f вхг частота входного сигнала синтеза- тораГ

fyri - частота управляемого генератора 9,

Ni, Mi - коэффициенты деления соответственно первого I и второго I делителей частоты с переменными коэффициентами деления.

Выбор коэффициентов деления основан на использовании алгоритма Евклида, представляющее любое рациональное число в виде конечной цепной дроби,

При поступлении счетных импульсов входного сигнала частотой fBxi, поступающих от входной шины 2 через блок управления 3, а также опорных импульсов частотой fexi

fonr

Ni

поступающих через блок управлеNI-ния 3, и двоичного числа -у- от делителя с

переменным коэффициентом деления I соответственно на второй вход записи, тактовый вход и информационные входы цифрового частотно-фазового детектора 6 вызывают изменение выходного кода счетчика 19 по пилообразному закону с частотой foni, равной частоте опорных импульсов.

Под воздействием импульсов управляемого генератора 9, поступающих через второй делитель частоты с переменным коэффициентом деления II на второй вход записи цифрового частотно-фазового детектора 6,происходит запись двоичного кода из счетчика 19 в статический регистр 18. На выходе статического регистра 18 формируется двоичный код, пропорциональный разности фаз опорного импульсов и импульсов управляемого генератора 9.

В режиме синхронизма выходной код статического регистра 18 поступает через открытый блок запрета 2U на первые кодовые выходы цифрового частотно-фазового детектора 6. Этот выходной код цифрового частотно-фазового детектора 6, являющийся кодом сигнала ошибки системы фазовой авто подстройки частоты (ФАПЧ), после преобразования в напряжение с помощью циф- роаналогового преобразователя 13 поступает через фильтр нижних частот 8 на управляемый генератор 9. Код сигнала

и

10

15

20

25

30

35

40

45

50

55

ошибки поддерживает на входе управляемого генератора 9 примерно постоянный урбвень управляющего напряжения, обеспечивающий по принципам ФАПЧ необходимую частоту колебаний синхронизируемого управляемого генератора 9 и в соответствии с установленными коэффициентами деления первого I и второго II делителей частоты с переменными коэффициентами деления. Установка коэффициентов деления первого 1 и второго 11 делителей с переменными коэффициентами деления осуществляется соответственно по входным кодовым шинам 5 и 12.

При переключении с одной частоты на

другую (например, -когда for 1+1 ..У7 )

Mi + 1

разность фаз опорных импульсов и импульсов управляемого генератора 9, прошедших через второй делитель частоты с переменным коэффициентом деления II, убывает от цикла к циклу в направлении от 2п до 0. Одновременно уменьшается от цикла к циклу величина двоичного кода на первом выходе цифрового частотно-фазового детектора 6.

Когда разность фаз опорных импульсов управляемого генератора 6 достигнет 0, и переходит это значение,происходит скачкообразное изменение разности фаз этих сиг- налов от 0 до 2л; и производится переключение старшего К разряда статического регистра 18 из О в , с помощью которого осуществляется запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 в первый D-триггер 21. На прямом выходе этого D-триггера 21 появляется 1 и на инверсном выходе - О. Срабатывание D- триггера 21 переключает систему ФАПЧ из режима сравнения фаз в режим сравнения частот.

Нулевой уровень инверсного выхода первого D-триггера 21 формирует О на выходе элемента И 25, который поступал на управляющий вход блока запрета 20, осуществляет установку нулевого напряжения на выходе цифроаналогового преобразователя 13, соответствующего середине фазовой характеристики детектора.

Установка нулевого напряжения осуществляется путем формирования О на младших (К-1) выходах и 1 на старшем К-выходе блока запрета 20. .

Единичный уровень прямого входа первого D-триггера 21 поступал на вход сложения реверсивного счетчика 4, вызывает изменение его выходного кода и, следовательно, изменение управляющего напряжения на втором входе управляемого

генератора 9 с максимальной скоростью, определяемой частотой входного сигнала, поступающего на счетный вход реверсивного: счетчика 4. Под воздействием изменяю- щ|егося управляющего напряжения происходит перестройка частоты управляе- генератора 9 в сторону уменьшения частотной расстройки, что вначале вызывает; уменьшение скорости изменения разности фаз опорных импульсов и импульсов управляемого генератора, а затем после из- м€нения направления скорости разности фгз этих сигналов происходит ее увеличение в направлении от 0 до 2л.

; Когда разность фаз опорных импульсов и импульсов управляемого генератора до- ст|1.гает 2л и переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 2л до 0 и производится переключение инверсного выхода старшего «-разряда статического регистра 18 из О в 1, с помощью которого осуществляется запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23 во второй D- трчггер 22. На прямом выходе этого D-i риггера 22 появляется 1, а на инверсном - О. Появление единичных уровней на обоих входах элемента И-НЕ 42 вызывает появление нулевого уровня на его выходе, который, воздействуя на Р-входы обоих D- тр(/ ггеров 21 и 22, осуществляет их сброс в иоодные состояния. На прямых выходах обоих D-триггеров 21 и 22 появляются О, на инверсных - 1.

; На выходе реверсивного счетчика 4 фиксируется значение двоичного кода и соответствующее ему напряжение на выходе циороаналогового преобразователя 7. По команде единичного уровня на управляющем входе блока запрета 20 включается ре- сравнения фаз, т.е. происходит

жи зам

ыкание системы ФАПЧ.

Одновременно после сброса обоих D- три теров 21 и 22 на выходе элемента И-НЕ 24 Е новь появляется единичный уровень, раз- peu. ающий работу этих D-триггеров 21 и 22.

Аналогично происходит работа цифро- вог синтезатора частот при переключении с одной частоты на другую, когда

fyri

foni-fK. Только в этом случае переход

Mj + r

в режим сравнения частот осуществляется после срабатывания второго D-триггера 22, а переход в режим сравнения фаз осуществляется после кратковременного срабатывания первого D-триггера 21 и сброса обоих D-триггеров 21, 22 в исходные состояния.

Три смене частоты входного сигнала команда Память (фиг. 6а), поступающая

по шине 16 на первый вход формирователя импульсов 14, устанавливает в момент времени ti на его выходе О (фиг. 6в), этот нулевой уровень, воздействуя на второй

вход элемента И-НЕ 15, инверсный R-вход триггера 17, устанавливает О на выходе этого триггера и, следовательно, на входе управления второго делителя частоты с переменным коэффициентом деления II. Нуле0 вой уровень на входе управления второго делителя частоты с переменным коэффициентом деления II запрещает работу этого делителя частоты, т.е. с момента времени t2 (фиг. 6в) на его выходе отсутствуют импуль5 сы управляемого генератора 9. В статическом регистре 18 (фиг. 2) фиксируется код сигнала ошибки и цифровой синтезатор частот переходит з режим памяти. После смены частоты входного сигнала и выключе0 ния команды I/ Память в момент времени т.2 нулевой уровень (фиг, 6в) на выходе формирователя импульсов блокируется с помощью элементов И-НЕ 43 и 44 (фиг. 5) до момента времени, когда пройдет команда от

5 блока управления 3 на второй вход формирователя импульсов 14.

Блок управления 3 формирует команды, необходимые для совместной работы цифрового частотно-фазового детектора 6,

0 формирователя импульсов 14 и цепи выключения триггера 17.

Формирование команд блоком управления 3 осуществляется следующим образом. При поступлении импульсов входного

5 сигнала (фиг. 4а) и импульсов с выхода первого делителя частоты с переменным коэффициентом деления I (фиг. 46) соответственно на второй и первый входы блока управления 3 производится последователь0 ное включение 1К-триггера 26 (фиг. 4в) в момент времени ti.второго IK-триггера 27 (фиг. 4г) в момент времени тздретьего IK- триггера 28 (фиг. 4д) в момент времени ta и четвертого IK-триггера 30 (фиг. 4е) в момент

5 времени t/j. После включения четвертого IK- триггера 30 в момент времени t4 происходит выключение сначала первого IK-триггера 26, а затем последовательное выключение второго IK-триггера 27 (фиг. 4г) в момент време0 ни ts, третьего IK-триггера 28 (фиг. 4д) в момент времени te и четвертого IK-триггера 30 (фиг. 4е) в момент времени t.

Нулевой уровень на выходе элемента И 29 (фиг. 4,ж) в течение временного интерва5 ла t2-t запрещает поступление импульсов на четвертый выход блока управления 3 и, следовательно, на второй вход записи цифрового частотно-фазового детектора 6, что вызывает фиксацию выходного кода счетчика 19 (фиг. 2) в течение указанного временем

ного интервала. Одновременно нулевой уровень с выхода элемента И 29, поступая на управляющий вход схемы сравнения кодов 36,переводит ее в режим определения неравенства чисел А и В, поступающих с выходов статического регистра 18 и счетчика 19 цифрового частотно-фазового детектора (фиг. 2) соответственно на вторые и третьи пороговые входы блока управления 6. Команда с выхода элемента И 29 поступа- ет через элемент НЕ 34 в виде единичного уровня на второй выход блока управления 3 и, следовательно, на второй вход формирователя импульсов 14 (фиг. 66). После окончания действия команды на втором входе формирователя импульсов 14 в момент времени ta на выходе формирователя импульсов 14 (фиг. 6в)устанавливается 1, которая открывает цепь выключения триггера 17.

Импульс нулевого уровня с прямого вы- хода четвертого IK-триггера 30 (фиг. 4е) в течение временного интервала , поступая на третий вход блока управления 3 и, следовательно, на тактовый вход цифрового частотно-фазового детектора (Фиг. 2), произ-

Ni+1 водит занесение двоичного числа в

счетчик 19, что приводит к изменению выходного кода счетчика 19 с максимального

Ni+1 значения -я- до минимального, равного

N-,-1

. Команды, формируемые на выходе

элемента И 32 (фиг. 4з) и элемента И 33 (фиг. 4и);осуществляют считывание инфор- мации соответственно с выхода схемы сравнения кодов 36 в течение временного интервала при максимальном значении выходного кода счетчика 19 и с выхода схемы сравнения кодов 36 в течение временного интервала te-t при минимальном значении выходного кода счетчика 19.

Таким образом, после выключения команды if Память и после окончания импульса, поступающего со второго выхода блока управления 3 на второй вход формирователя импульсов 14 на инверсном R-вхо- де триггера 17 и на втором входе элемента И-НЕ 15 устанавливается 1, которая открывает цепь выключения триггера 17. В течение одного полного цикла работы счетчика 19, когда на управляющем входе схемы сравнения кодов 36 присутствует 1, определяется момент равенства выходных кодов счетчика 19 и статического регистра 18.

При равенстве выходных кодов счетчика 19 и статического регистра 18 на выходе схемы сравнения кодов 36 формируется импульс единичного уровня, который через элемент НЕ 35 и элемент И-НЕ 38 поступает на первый выход блока управления 3.

Импульс единичного уровня с первого выхода блока управления воздействуя через элемент И-НЕ 15 на инверсный S-вход триггера 17 производит его выключение.

При переключении выхода триггера 17 из О в 1 производится занесение кода Mi+1 во второй делитель частоты с переменным коэффициентом деления II и разрешение его работы. При этом замыкание системы фазовой автоподстройки частоты происходит с значения разности фаз опорных импульсов и импульсов управляемого генератора, которое было до переключения частоты входного сигнала, т.е. до включения команды ;Память.

Переключение частоты выходного сигнала цифрового синтезатора частот, использующем цифровой частотно-фазовый детектор типа выборка-запоминание, вызывает изменение полосы удержания фазовой системы за счет изменения частоты сравнения в контуре ФАПЧ.

Известно, что в цифровых синтезаторах частот, использующих грубый канал настройки, могут происходить захваты сигнала на участках фазовой характеристики, которые после переключения синтезатора (при повышении частоты сравнения) оказываются вне полосы удержания фазовой системы. В этом случае в течение одного полного цикла работы счетчика 19 не происходит равенства выходных кодов этого счетчика и статического регистра 18, что приводит к нарушению работы синтезатора. Для -повышения стабильности работы синтезатора после поступления следующего импульса с выхода первого делителя частоты с переменным коэффициентом деления I на первый вход блока управления 3 и формирования комад на выходах 32 и 33 элементов И производится считывание информации с выходов и схемы сравнения кодов 36 блока управления. При этом замыкание системы фазовой автоподстройки частоты происходит при максимальном по абсолютному значению амплитуды фазовой ошибки, что вызывает быстрый переход цифрового синтезатора в режим сравнения частот, работа которого была рассмотрена ранее.

Формула изобретения

ст

43

тоты с переменным коэффициентом де

лв 1ия, выход переноса которого соединен с 40 пе вым входом блока управления, второй

вх

Я которого соединен с входной шиной.

третий и четвертый выходы соединены соот- ве1|ственно с тактовым входом и с вторым входом записи частотно-фазового детекто- ра,-при этом выход первого цифроаналого- воф преобразователя соединен с вторым входом управляемого генератора.

5 0

0

5

0

5

0

5

0 5

IK-триггера, прямой и инверсный выходы которого соединены соответственно с I- и К- входами четвертого IK-триггера, прямой выход которого соединен с третьим выходом блока управления, с первым входом первого элемента И, с S- и К-входами первого IK-триггера и с первым входом второго элемента И, второй вход которого соединен с К-входом четвертого IK-триггера, выход - с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого соединен с первым выходом блока управления, второй вход через второй элемент НЕ - с выходом элемента сравнения кодов, выход которого соединен с вторым входом первого элемента И-НЕ, выход - с первым входом третьего элемента И-НЕ, выход которого соединен с третьим входом второго элемента И-НЕ, второй вход - с выходом третьего элемента И, первый вход которого соединен с инверсным выходом четвертого IK-триггера и с l-входом первого IK-триггера, второй вход-с 1-входом четвертого IK-триггера и с вторым входом первого элемента И, третий вход которого соединен с 1-входом третьего IK-триггера, выход - через третий элемент НЕ с вторым выходом блока управления и непосредственно - с управляющим входом элемента сравнения кодов и с первым входом четвертого элемента И, выход которого соединен с четвертым выходом блока управления, второй вход - с С-входами второго, третьего, четвертого IK-триггеров и с вторым входом блока управления, причем управляющие входы и элемента сравнения кодов соединены с шиной логического нуля, а кодовые входы А и В элемента сравнения кодов соединены соответственно с вторыми и третьими кодовыми входами блока управления.

Фиг. 2

Фиг.З

. Ц

Г

L.

Фиг. 5

I

/ t

Z

i

///

J

I

о)

$)

&)

Фиг.6

/ с

П

i

is

i