Преобразователь кода Советский патент 1992 года по МПК H03M7/00 

ФигЛ

Изобретение относится к технике преобразования кодов, в частности к преобразователям кодов, и может найти применение для статистического декодирования.

Известен преобразователь кода, содержащий триггеры, регистры, элементы ИЛИ и элементы И, включенные между входной шиной информации, входной шиной тактовых импульсов и выходной шиной.

Недостаток известного преобразователя кода - значительная сложность его конструкции.

Наиболее близким по технической сущности к предлагаемому преобразователю кода является преобразователь кода, содержащий первый триггер, подсоединенный информационным входом к входной шине информации, второй триггер, соединенный прямым выходом с информационным входом третьего триггера, подключенного прямым выходом к информационному входу четвертого триггера, прямой выход которого соединен с информационным входом пятого триггера, элемент НЕ, подсоединенный входом к входной шине тактовых импульсов, шестой, седьмой и восьмой триггеры, входную шину включения и выходную шину.

Недостаток преобразователя кода - значительная погрешность преобразования кода,

Известный преобразователь кода не позволяет также обеспечить достаточно высокое быстродействие. Известный преобразователь кода не обеспечивает, кроме того, достаточно высокую помехоустойчивость и требует также значительного потребления энергии.

Цель изобретения - повышение достоверности преобразователя.

На фиг, 1 изображена блок-схема одного из вариантов предлагаемого преобразователя кода; на фиг. 2 - временные диаграммы, характеризующие его работу.

Преобразователь кода содержит элемент НЕ 1, первый-восьмой триггер 2-9, информационный вход Ю, тактовый вход 11, сумматоры (второй и первый) 12 и 13 по модулю два, выход 14, установочный вход 15.

На фиг. 2 изображены тактовые импульсы, поступающие по входу 11: информационный сигнал на информационном входе 10 (фиг,26), сигнал на прямом выходе первого триггера (фиг.2в), сигнал на прямом выходе второго триггера (фиг.2г), сигнал на прямом выходе триггера (фиг.2д), сигнал на прямом выходе четвертого триггера (фиг.2е), сигнал на инверсном выходе пятого триггера

(фиг.2ж), сигнал на инверсном выходе шестого триггера (фиг.2и), сигнал нз прямом выходе седьмого триггера (фиг.2к), сигнал на прямом выходе восьмого триггера (фиг.2л).

сигнал на выходе первого сумматора по модулю два (фиг.2м), сигнал на выходе второго сумматора по модулю два (фиг,2н), сигнал включения на установочном входе 15 (фиг.2п).

0

Работа предлагаемого преобразователя кода происходит следующим образом.

По входу 10 поступают импульсы, представляющие собой код информационного

5 сигнала (фиг.2б). Эти импульсы подаются на информационный вход первого триггера 2, на инверсный и прямой входы синхронизации которого подаются импульсы тактовой частоты соответственно с входа 11 и

0 с выхода элемента НЕ 1 (фиг.2а), По положительному фронту тактовых импульсов информация переписывается на прямой выход первого триггера 2 (фиг.2в). Последнее обеспечивает исключение возможности ошибки

5 при приеме информации преобразователем кода. С прямого выхода первого триггера 2 информация поступает на информационный вход второго триггера 3. На выход второго триггера 3 информация

0 переписывается по отрицательным фронтам тактовых импульсов (фиг,2г). По отрицательным фронтам тактовых импульсов информация последовательно продвигается по третьему, четвертому, пятому, шесто5 му, седьмого и восьмому триггерам 4-9 (фиг.2д, е, ж, и, к, л), С выхода седьмого и восьмого триггеров 8 и 9 информация суммируется на сумматоре 13 по модулю два (фиг.2м). Результирующий сигнал вторично

0 суммируется с информационным сигналом, поступающим по входу 10, на сумматоре 12 по модулю два (фиг.2н). С инверсного выхода сумматора 12 по модулю два на выход 14 поступает в результате этого

5 дескремблированный сигнал, т.е. сигнал, преобразованный операцией, обратной скремблированию (статическому преобразованию).

Таким образом, на вход 10 поступает

0 скремблированный сигнал (подверженный статическому преобразованию), а с выхода 14 - дескремблироьанный сигнал.

В предлагаемом преобразователе кода подсоединение пятого триггера к ин5 формационному входу шестого триггера 7 инверсным выходом обеспечивает исключение ошибки при большом количестве следующих один за другим логических О в нескремблирозанном сигнале. Это обеспечивается за счет устранения влияния плавающей 1, введенной в информационный сигнал при скремблировзнии

При поступлении по входу 15 уровня логического О происходит выключение устройства, что обеспечивается переводом триггеров в нулевое состояние на все время наличия этого уровня логического О.

Формула изобретения

Преобразователь кода, содержащий первый триггер, информационный вход которого является информационным входом преобразователя, второй триггер, прямой выход которого соединен с информационным входом третьего триггера, прямой выход которого соединен с информационным входом четвертого триггера, выход которого соединен с информационным входом пятого триггера, шестой, седьмой и восьмой триггеры, элемент НЕ, вход которого является тактовым входом преобразователя, о т- личающийся тем, что, с целью повышения достоверности преобразователя, в него введены сумматоры по модулю два, инверсный выход первого сумматора по два соединен с первым входом вто матора по модулю два, инверсны которого является выходом преобр

5 ля, второй выход подключен к инф онному входу преобразователя элемента НЕ соединен с прямым си дом первого триггера и инверсны ровходэми второго-восьмого тр

10 прямой выход первого триггера со информационным входом второго т инверсный выход шестого триггер нен с информационным входом триггера, выход которого соедине

15 вым входом первого сумматора по два и информационным входом триггера, прямой выход которого с с вторым входом первого сумматор дулю два, инверсный синхровход

20 триггера и прямые синхровходы го-восьмого триггеров подклю тактовому входу преобразовател установки нуля всех триггеров об ны и являются установочным вход

25 образователя.

а) г ил

сный выход первого сумматора по модулю два соединен с первым входом второго сумматора по модулю два, инверсный выход которого является выходом преобрээователя, второй выход подключен к информационному входу преобразователя, выход элемента НЕ соединен с прямым синхровхо дом первого триггера и инверсными синх- ровходэми второго-восьмого триггеров,

прямой выход первого триггера соединен с информационным входом второго триггера, инверсный выход шестого триггера соединен с информационным входом седьмого триггера, выход которого соединен с первым входом первого сумматора по модулю два и информационным входом восьмого триггера, прямой выход которого соединен с вторым входом первого сумматора по модулю два, инверсный синхровход первого

триггера и прямые синхровходы второго-восьмого триггеров подключены к тактовому входу преобразователя, входы установки нуля всех триггеров объединены и являются установочным входом преобразователя.

Изобретение относится к технике преобразования кодов и может найти применение для статического декодирования Целью изобретения является повышение достоверности преобразований кода. С этой целью в преобразователь кода введены сумматоры 12 и 13 по модулю два, которые совместно с триггерами 2-9 и элементом НЕ 1 включены между информационным входом, тактовым входом 11 и выходом 14. 2 ил