Динамический Д-триггер с третьим состоянием по выходу Советский патент 1992 года по МПК H03K3/356 

вVJ

S

VI ю

Изобретение относится к импульсной и цифровой технике и может быть использовано при построении универсальных и специализированных цифровых устройств: запоминающих устройств, статических, ква- зистатических и динамических регистров, буферных устройств магистрального обмена, в том числе в ШДП интегральных схемах.

Известны (Шило В.Л. Популярные цифровые микросхемы. Справочник. - М.: Радио и связь, 1987) различные схемы триггеров с третьим состоянием по выходу (см. указанный источник, с. 230, рис, 2,31а - микросхема К561ТР2 и с. 280, рис. 2.81а в составе микросхемы К564АГ1).

Недостатками известных схем являются сравнительно высокая сложность, выраженная в необходимом числе эквивалентных МДП-транзисторов, а также от- носительио низкое быстродействие вследствие использования в выходном каскаде или пассивных двунаправленных ключей или из-за большого числа каскадов схемы управления выходным каскадом, вно- сящих дополнительную задержку.

Известна схема динамического D- триггера с третьим состоянием по выходу (Мурога С. Системное проектирование сверхбольших интегральных схем: в 2-х кн., кн.1./Пер. с англ. - М.: Мир, 1985, с. 259, рис. 4.9.19в), состоящая из двух последовательно включенных каскадов.

Недостатком известной схемы является сравнительно невысокое быстродействие вследствие использования в выходном каскаде последовательно включенных МДП- транзисторов.

Наиболее близкой по технической сущности к изобретению является схема дина- мического D-триггера с третьим состоянием по выходу (DATA BOOKCOS/MOS B-SERIES DEVICES. 3-Rd IEDITION, 1982, p. 166 HCC/HCF 4034 В и p.523 НСС/HCF 40104 В), входящая в состав схем регистровых каскадов. Известная схема содержит выходной каскад, состоящий из двух МДП- транзисторов первого и второго типа, истоки которых подключены соответственно к первой и второй шинам питания, стоки соединены с выходом каскада, а затворы подключены соответственно к первому и второму входам каскада, двунаправленный ключ, содержащий два параллельно включенных МДП-транзистора первого и второго типа, истоки и стоки которых подключены соответственно к информационным выводам ключа, а затворы соединены соответственное первой и второй тактовыми шинами, инвертирующий каскад, вход и выход которого соединены соответственно с выходом двунаправленного ключа и первыми входами элементов 2И-НЕ и 2ИЛИ-НЕ, выходы которых подключены соответственно к первому и второму входам выходного каскада, а вторые входы соединены с парафазиыми управляющими шинами.

Недостатком известной схемы является сравнительно низкое быстродействие вследствие относительно большого числа каскадов в схеме управления мощным выходным каскадом, а также увеличенное число требуемых МДП-транзисторов для построения схемы.

Цель изобретения - повышение быстродействия при одновременном снижении требуемого числа МДП-транзисторов.

Цель достигается за счет того, что в D- триггер с третьим состоянием по выходу, содержащий выходной каскад, состоящий из двух МДП-транзисторов первого и второго типа, истоки которых подключены соответственно к первом и второй шинам питания, стоки соединены с выходом каскада, а затворы подключены соответственно к первому и второму входам каскада, двунаправленный ключ, содержащий два параллельно включенных МДП-транзистора первого и второго типа, истоки и стоки которых подключены соответственно к информационным выводам ключа, введены первый, второй, третий и четвертый, пятый, шестой МДП-транзисторы соответственно первого и второго типа, причем первый и второй транзисторы включены последовательно между первой шиной питания и первым входом выходного каскада, четвертый и пятый транзисторы включены последовательно между второй шиной питания и вторым входом выходного каскада, третий и шестой транзисторы включены соответственно между первой, второй шинами питания и первым, вторым входами выходного каскада, информационные выводы двунаправленного ключа соединены соответственно с первым и вторым входами выходного каскада, а затворы транзисторов первого и второго типа ключа соединены соответственно с затворами шестого и третьего транзисторов и подключены к соответствующим парафазным управляющим шинам, затворы пятого и второго транзисторов соединены соответственно с парафазными тактовыми шинами, а затворы первого и четвертого транзисторов соединены с входом схемы триггера, выход которого подключен к выходу выходного каскада.

Не известны решения с признаками,

аналогичными отличительным. В совокуп нрсти с известными признаками они проявляют свойства, неизвестные ранее из других решений. Таким образом, предлагаемое устройство соответствует критерию существенные отличия.

На чертеже изображена схема D-тригге- ра с третьим состоянием по выходу, которая содержит первый 1, второй 2, третий 3 и четвертый 4, пятый 5, шестой б МДП-тран- зисторы соответственно первого (р) и второго (п) типа, двунаправленный ключ 7, содержащий два параллельно включенных МДП-транзистора первого (р) и второго (п) типа, выходной каскад 8, содержащий два МДП-транзистора первого (р) и второго (п) типа, истоки которых соединены соответственно с первой 9 (питание) и второй 10 (общая) шинами питания, стоки соединены с выходом 11 каскада 8, а затворы подключены соответственно к первому 12 и второму

13входам каскада 8. Транзисторы 1,2 включены последовательно между шиной 9 и входом 12, транзисторы 4,5 включены последовательно между шиной 10 и входом 13, транзисторы 3,6 включены соответственно между шинами 9,10 и входами 12,13. Информационные выводы ключа 7 включены соответственно между входами 12 и 13 каскада 8, затворы транзисторов р- и п-типа ключа 7 соединены соответственно с затворами транзисторов 6 и 3 и подключены соответственно к прямой 14(Е) и инверсной 15(Е) парафазным шинам управления. Затворы транзисторов 5 и 2 подключены соответственно к прямой 16(С)иинзерсной 17(С) тактовым шинам, затворы транзисторов 1 и 4 подключены к информационному (D) входу 18 схемы триггера, выход 19(0) которого соединен с выходом 11 каскада 8.

D-триггер с третьим состоянием по выходу работает следующим образом.

Пусть потенциал шины 9 питания соответствует логической 1, а общей шины 10 - логическому О. Тогда при подаче на шины

14и 15 уровней соответственно 1 и О открываются транзисторы 6 и 3, закрывая транзисторы ключа 7, устанавливая на входах 13 и 12 соответственно уровни О и 1, закрывающие транзисторы выходного каскада 8, и независимо от сигналов на осталь- ных входах схемы на выходе схемы устанавливается третье (высокоомное) состояние. Если на шинах 14 и 15 устанавливаются противоположные уровни - соответственно О и 1, то работа схемы зависит от уровней сигналов на входах 16,17 и 18 уровней. Транзисторы 6 и 3 закрываются, а транзисторы ключа 7 открываются, объединяя входы 12 и 13 каскада 8. В этом режиме при подаче на входы 16 и 17 сигналов С 1 и С 0 открываются транзисторы 5 и 2 и сигнал с входа 18 транслируется на выход 19 схемы триггера. Этот режим можно назвать режимом записи-трансляции сигнала с входа D. При изменении сиг- 5 налов на тактовых 16 и 17 на противоположные (С О, С 1) схема триггера переходит в режим динамического () хранения информации во внутренних узлах схемы. Более подробно и наглядно работа 10 схемы отражена в таблице, где символами + и - отражено включенное и выключенное состояние транзисторов схемы соответственно. Символ X определяет третье состояние на выходе схемы. Символы и 15 Q отражают состояния на выходе и входах выходного каскада в режиме динамического хранения информации.

Предложенная схема D-триггера с третьим состоянием по выходу позволяет 0 получить положительный эффект, заключающийся в увеличении быстродействия по сравнению со схемой прототипа. Для оценки быстродействия сравниваемых схем будем пользоваться линейной R-C-моделью 5 (г -модель), основанной на суммировании постоянных времени ( т ) последовательно включенных каскадов. Пусть сопротивление канала открытого транзистора равно R, а емкости затвора, истока или стока равны С. 0 Тогда для схемы прототипа суммирования постоянная времени,пропорциональная задержке информационного входа (учитывая каскад инвертора источника сигнала) до выхода схемы управления (выходы вентилей 5 И-НЕ, ИЛИ-НЕ или входы 12,13 каскада 8), составит примерно 18RC (R-4 C + 0.5R 4C + +R 4С + 2R 4С) для четырех последовательно включенных каскадов.

В предлагаемой схеме имеется всего 0 один каскад, содержащий в худшем случае при последовательно включенных транзистора (1,2, транзисторы ключа 7 или 4,5, транзисторы ключа 7). Постоянная времени этого каскада для худшего случая не превы- 5 шает 12RC (2R- 5С + 0.5R 4С). Таким образом, предлагаемая схема эффективнее по быстродействию по сравнению со схемой прототипа по крайней мере в 1,5 раза (50%).

0 Дополнительная эффективность предлагаемой схемы определяется меньшим числом требуемых МДП-транзисторов для ее построения. Заявленное решение требует всего 10 МДП-транзисторов. тогда как 5 схема прототипа содержит не менее 14 МДП-транзисторов (считая минимум по два транзистора на инвертор и двунаправленный ключ и по четыре транзистора в схемах 2И-НЕ и 2ИЛИ-НЕ).. Таким образом, дополнительный эффект по числу транзисторов может достигать 40%.

Формула изобретения Динамический D-триггер с третьим состоянием по выходу, содержащий выходной каскад, состоящий из двух МДП-транзисто- ров первого и второго типа, истоки которых подключены соответственно к первой и второй шинам питания, стоки соединены с выходом каскада, а затворы подключены соответственно к первому и второму входам каскада, доунаправленный ключ, содержащий два параллельно включенных МДП- транзистора первого и второго типа, истоки и стоки которых подключены соответственно к информационным выводам ключа, о т л и ч а ю щ и и с я тем, что, с целью повышения быстродействия при одновременном снижении требуемого числа МДП-транзисто- ров, дополнительно введены первый, второй, третий и четвертый, пятый, шестой, МДП-транзисторы соответственно первого и второго типа, причем первый, второй транзистор включены последовательно между первой шиной питания и первым входом выходного каскада, четвертый, пятый транзистор включены последовательно между

второй шиной питания и вторым входом выходного каскада, третий, шестой транзисторы включены соответственно между первой, второй шинами питания и первым, вторым входами выходного каскада, информационные выводы двунаправленного ключа соединены соответственно с первым и вторым входами выходного каскада, а затворы транзисторов первого и второго типа ключа сое- динены соответственно с затворами

шестого и третьего транзисторов и подключены к соответствующим парафазным управляющим шинам, затворы пятого и второго транзисторов соединены соответственно с парафазными тактовыми шинами, а

затворы первого и четвертого транзисторов соединены с входами схемы триггера, выход которого подключен к выходу выходного каскада.

Изобретение позволяет повысить быстродействие устройств при одновременном снижении требуемого числа МДП-транзи- сторов и может быть использовано для построения выходных буферных устройств в схемах ЗУ, регистров, магистральных усилителей. Сущность изобретения: устройство содержит МДП-транзисторы 1-6 соответственно первого (р) и второго (п) типа, двунап- равленный ключ 7, содержащий два параллельно включенных МДП-транзистора первого (р) и второго (п) типа, выходной каскад 8, содержащий два МДП-транзистора первого (р) и второго (п) типа, истоки которых соединены соответственно с первой 9 (питание) и второй 10 (общая) шинами питания, стоки соединены с выходом 11 каскада 8, а затворы подключены соответственно к первому 12 и второму 13 входам каскада 8. 1 ил. Ё