Формирователь импульсов на МДП-транзисторах Советский патент 1990 года по МПК H03K19/94 

Изобретение относится к цифровым интегральным схемам и может быть использовано в качестве выходного устройства, формирователи, элемента с тремя состояниями.

Целью изобретений является повышение быстродействия формирователя. Цель достигается путем выполнения блока восстановления уровней в виде парафазного каскада на комплементарных МДП-транзисторах, затворы которых подключены к выходам введенного в устройство блока управления, выполненного1 на четырех транзисторах n-типа, одном транзисторе р-типа и инверторе. После установления третьего состояния на выходе устройства перед переключением выходного каскада с тремя состояниями производится подача сигнала управления на блок управления, который формирует на своих выходах напряжение определенной величины, благодаря чему отпирается один из транзисторов блока восстановления уровней в зависимости от состояния выходной шины«и потенциал выходной шины изменяется таким образом, что рабочий перепад напряжений на выходной шине уменьшается, чем достигается уменьшение времени установления нового состояния на выходной шине.

На чертеже приведена принципиальная схема формирователя импульсов на МДП-транзисторах.

Устройство содержит выходной каскад } с тремя состояниями, блок 2 восстановления уровней и блок 3 управления. Входы 4 и 5 выходного каскада 1 с тремя состояниями, который включен между шиной питания 6 и общей шиной 7, являются логическими входами устройства и могут быть подключены к логическому блоку 8.

Выходной каскад 1 с тремя состояниями, выход которого подключен к выходной шине 9 устройства и к выходу блока 2 восстановления уровней, может .содержать пару последовательно .включенных комплементарных транзисторов Ю и П, затворы которых являются входами выходного каскада с тремя состояниями, а стоки тех же транзисторов подключены к выходу того же каскада.

Блок 2 восстановления уровней содержит транзистор 12 n-типа и транзистор 13 р-типа, истоки которых

0

5

0

5

0

5

0

5

объединены и являются выходом указанного блока, затворы подключены к первому 14 и второму 15 выходам бло-| ка 3 управления, а стоки - соответственно к шине 6 питания и общей 1йине 7.

Блок 3 управления содержит транзистор 16 р-типа и четыре транзистора 17-20 n-типа, а также инвертор 21 , .вход которого соединен с затвором транзистора 16 р-типа, стоком и затвором первого транзистора ,17 n-типа и подключен к управляющему входу 22 устройства, а выход подключен к истоку третьего 19 и затвору четвертого 20 транзисторов п-типа.

Исток первого 17, сток и затвор второго 18 и сток четвертого 20 транзисторов n-типа объединены и подключены к первому выходу 14 блока

3управления.

Исток второго 18, сток и затвор третьего 19 транзисторов п-типа, сток транзистора 16 р-типа подклю- чены к второму выходу 15 блока 3 управления. Истоки транзисторов 16 р-типа и четвертого транзистора 20 n-типа подключены соответственно к шине питания 6 и общей шине 7. Инвертор 21 может быть выполнен в виде КМДП-инвертора.

Выходная шина 9 устройства погружена на емкостную нагрузку в виде эквивалентного конденсатора.

Формирователь импульсов функционирует следующим образом.

Логический блок 8 вырабатывает сигналы, которые подаются на входы

4и 5 выходного каскада 1 с тремя состояниями. Когда на входы 4 и 5 поданы сигналы, соответствующие уровню напряжения логического О, открыт, транзистор 10 и на выходной шине 9 устройства формируется уровень напряжения, соответствующий напряжению на шине питания 6. Когда на те же входы 4 и 5 поданы сигналы логической 1, открыт транзистор 11 и на выходной шине 9 устройства формируется напряжение, равное напряжению на общей шине 7, Когда

на входе 5 напряжение соответствует уровню логической 1, то независимо от уровня напряжения на входе 4 оба транзистора 10 и 11 выходного каскада 1 с тремя состояниями закрыты. Выходная шина 9 устройства на

ходится при этом в третьем состоянии.

Переключение выходной шины 9 устройства из одного логического состояния в другое производится за счет перехода через промежуточное среднее значение, когда логический блок 8 обеспечивает третье состояние.

Блок 3 управления совместно с блоком 2 восстановления уровней служит для подготовки переключения выходной шины 9 устройства. Время переключения, т.е. время перезаряда эквивалентного конденсатора 23, пропорционально перепаду напряжений на выходной шине 9 устройства при переходе из одного логического состояния в другое, который примерно равен напряжению питания.

Принцип действия устройства основан на том, чтобы во время, при котором выходной каскад 1 с тремя состояниями находится в отключенном (тре тьем) состоянии, изменить напряжение на выходной шине 9 устройства до величины, примерно равной половине напряжения питания. Тогда время переключения выходного каскада 1 с тремя состояниями при изменении сигналов на входах 4 и 5 также уменьшится примерно вдвое. Когда на управляющий вход 22 устройства подан сигнал логического О, транзистор 16 р-типа и четвертый транзистор 20 n-типа блока 3 управления открыты, а транзисторы 17-19 этого блока закрыты. На выходах 14 и 15 блока 2 восстановления уровней при этом присутствуют сигналы, соответствующие напряжениям логического 0м и логической 1 соответственно, и транзисторы 12 и 13 этого блока закрыты. При этом осуществляется переключение выходного каскада 1 с тремя состояниями.

Предварительно на управляющий вход 22 устройства подается сигнал логической 1. При этом транзисторы 16 и 20 блока 3 управления закрываются, а транзисторы 17-19 открываются и образуют делитель напряжения с заданным коэффициентом деления, что обеспечивается соответствующим выбором параметров указанных транзисторов. Так, необходимо, чтобы падение напряжения на среднем - втором транзисторе 18 n-типа -было рав

0

5

0

но примерно сумме пороговых напряжений (по абсолютной величине) транзисторов п- и р-типа. Например, при напряжении между входом и выходом инвертора 21, равном 5 В, напряжения на выходах 14 и 15 блока 3 управления должны быть равны соответственно 3,5 и 1,5 В, если принять, что пороговые напряжения МДП-транзисторов равны 1 В. При этом, если на выходной шине 9 устройства присутствовал . уровень логического О, открывается транзистор 32 блока 2 восстановления

5 уровней. Если напряжение питания также равно 5 В, то эквивалентный конденсатор 23 заряжается с нулевого напряжения до величины, равной разности между напряжением на выходной

0 шине 14 и пороговым напряжениям транзистора 12, т.е. до 2,5 В, что соответствует половине напряжения питания . Если на выходной шине 9 устройства присутствовал уровень логической 1, открывается транзистор 13 и напряжение на выходной шине 9 уменьшается с 5 В до напряжения, равного разности между напряжением на второй выходной шине 15 блока 3

0 управления и пороговым напряжением транзистора 13, т.е. также до 2,5 В. Таким образом, блок 3 управления обеспечивает в зависимости от состояния выходной шины 9 устройства изменение напряжения на этой шине до величины, равной примерно половине напряжения питания. Кроме того, под- заряд эквивалентного конденсатора 23 при этом процессе происходит только через один транзистор, а не через два последовательно включенных транзистора, как в устройстве-прототипе, что также уменьшает время переключения выходной шины 9 устройства. Формирователь импульсов может быть использован в устройствах, где есть интервал времени между последовательными изменениями состояния выходной шины и может быть сформирован соответствующий сигнал на управляющем входе, который формируется с определенной задержкой по отношению к сигналам, поступающим на логический блок 8. Например, в БИС памяти существует временная задержка от момента смены адресных сигналов до поступления на выходной каскад с тремя состояниями считываемой информации .

5

0

5

Формула изобретения

Формирователь импульсов на МДП- транзисторах, содержащий выходной каскад с тремя состояниями, включенный между шиной питания и общей ши- нрй, входы которого являются логическими входами формирователя им- п}гльсов, а выход подключен к выходной тине формирователя импульсов и к выходу блока восстановления уровней, который состоит из двух тран- з сторов разного типа проводимости, истоки которых объединены и являются выходом указанного блока, о f л и - чающийся тем, что, с целью повышения быстродействия, стоки транзисторов п- и р-типа блока восстановления уровней подключены соответственно к шине питания и общей шине, а затворы тех же транзисторов подключены соответственно к первому и второму выходам введенного в формирователь импульсов блока управления, который содержит транзистор р-типа и четыре-транзистора n-типа, а также инвертор, вход которого соединен с затвором транзистора р-типа, стоком и затвором первого транзистора п- типа и подключен к управляющему входу формирователя импульсов, а выход того же инвертора соединен с затвором четвертого и истоком третьего транзисторов n-типа, исток первого, сток и затвор второго и сток четвертого транзисторов n-типа объединены 5 и подключены к первому выходу блока управления, исток второго, сток и затвор третьего транзисторов п-типа и сток транзистора р-типа объединены и подключены к второму выходу блока 0 управления, а истоки четвертого транзистора n-типа и транзистора р-типа блока управления подключены соответ- f ственно к общей шине и к шине питания,

Изобретение относится к цифровым интегральным схемам на МДП-транзисторах и может быть использовано в качестве выходного устройства - формирователя, элемента с тремя состояниями и т.д. Цель изобретения - повышение быстродействия формирователя импульсов (ФИ) на МДП-транзисторах достигается путем введения в ФИ, содержащий выходной каскад 1 с тремя состояниями и блок восстановления уровней 2, блока управления 3, состоящего из транзистора 16 P-типа, четырех транзисторов 17-20 N-типа и инвертора 21. Когда выходная шина 9 устройства находится в третьем состоянии, блок управления 3 при подаче на управляющий вход 22 сигнала логической "1" вырабатывает на своих выходах 14 и 15 сигналы, которые обеспечивают отпирание одного из транзисторов 12 или 13 блока восстановления уровней 2. В результате на выходной шине 9 устанавливается напряжение, примерно равное половине напряжения питания, что при переключении транзисторов 10 или 11 выходного каскада 1 с тремя состояниями обеспечивает уменьшение времени переключения, т.е. повышается быстродействие ФИ. 1 ил.