Устройство поиска псевдослучайной последовательности Советский патент 1993 года по МПК H04L7/02 H04L7/04 

Изобретение относится к радиотехнике и может быть использовано в системах связи с шумоподобными сигналами.

Наиболее близким по технической сущности к предлагаемому устройству является устройство поиска псевдослучайных последовательностей. Однако устройство-прототип обладает недостатком: большим временем поиска сигнала.

Целью изобретения является уменьшение времени поиска сигнала. ., .

Поставленная цель достигается тем, что в устройство, содержащее по первому входу. фильтр нижних частот, последовательно соединенные генератор тактовых импульсов и делитель частоты, адресный счетчик и первый элемент ИЛИ, выходы которых объединены, счетчик циклов, генератор псевдослучайной последовательности, тригтер обнаружения, поеледовательно включенные оперативный запоминающий блок и пороговый блок, добавляются после- довательно соединенные аналого-цифро- вой преобразователь, первый коммутатор, первый регистр и арифметико-логический блок, последовательно включенные второй и третий коммутаторы, первый и второй формирователи управляющих сигналов,: элемент И,, триггер накопления, четвертый коммутатор, второй регистр, выходы которых соединены со вторыми входами первого коммутатора и арифметически-логического блока, триггер задержки, два ключа, второй элемент ИЛИ и регистр сдвига с обратными связями, при этом выход фильтра нижних частот подключен к первому входу аналого-цифрового преобразователя, второй вход которого соединен с первым выходом делителя частоты, вторым входом адресного счетчика, входом генератора псевдослучайной последовательности и первым входом второго ключа, группа вторых выходов делителя частоты подключена к группе первых входов второго формирователя управляющих сигналов, группа вторых входов которого соединена с группой первых выходов счетчика циклов, третий вход первого коммутатора подключен к третьему входу третьего коммутатора и к первому выходу триггера на- коплен.ия, второй выход которого соединен со вторым входом счетчика циклов, группа первых выходов адресного счетчика подключена к группе первых входов второго коммутатора, группа вторых входов которого соединена с группой первых выходов первого формирователя управляющих сигналов, второй выход адресного счетчика подключен к первому входу первого формирователя управляющих сигналов, второй

вход которого соединен с выходом первого элемента ИЛИ, а второй выход - с четвертым входом четвертого коммутатора, первый вход первого элемента ИЛИ подключен

ко вторым входам счетчика циклов и триггера; накопления, а второй вход соединен с первым выходом триггера обнаружения, первым входом триггера задержки и первым выходом устройства, первый вход счет0 чика .циклов подключен ко вторым входам элемента И и триггера задержки, и второму выходу генератора псевдослучайной последовательности, группа первых выходов которого соединена с группой вторых входов

5. третьего коммутатора, третий выход первого формирователя управляющих сигналов подключен к пятому входу четвертого коммутатора, ко второму входу первого ключа и к третьему входу регистра сдвига с обратны0 ми связями, группа первых входов которого соединена с группой вторых входов оперативного запоминающего блока и с группой выходов третьего коммутатора, четвертый выход первого формирователя управляю5 щих сигналов подключен к первому входу элемента И, выход которого соединен с первым входом триггера накопления, группы первых, вторых и третьих выходов второго формирователя управляющих сигналов под0 ключены соответственно к группам первых, вторых и третьих входов четвертого коммутатора, группа выходов которых соединена со второй группой входов первого регистра, второй группой входов второго регистра,

5 третьей группой входов арифметико-логического блока, третьей группой входов оперативного запоминающего блока, группа выходов арифметико-логического блока подключена к первой группе входов опера0 тивиого запоминающего блока, группа выходов которых соединена с первой группой входов второго регистра, первый вход триггера обнаружения подключен ко.второму входу устройства, а второй вход соединен с

5 первым входом второго элемента ИЛИ и выходом первого ключа, первый вход которого подключен к выходу порогового блока, выход триггера задержки подключен к второму входу второго ключа, выход которого

0 соединен со вторым входом второго элемента ИЛИ, выход второго элемента ИЛИ подключен ко второму входу регистра сдвига с обратными связями, выход которого соединен со вторым входом устройства.

5Блок-схема предлагаемого устройства приведена на чертеже, где приняты следующие обозначения: 1 - фильтр нижних чяс- тот(ФНЧ): 2 - генератор тактовых импульсоп (ГТИ); 3 - аналого-цифровой преобразователь (АЦП); 4 - делитель частоты; 5, 12. 17,

19 - коммутаторы; 6 - адресный счетчик; 7, 26 - элементы ИЛИ; 8 - счетчик циклов; 9, 10- формирователи управляющих сигналов (ФУС); 11, 12 - регистры; 13 - генератор псевдослучайной последовательности (ПСП); 14-элементИ; 15-триггер накопления; 16 - арифметически-логический блок (АЛ Б); 18 - триггер обнаружения; 20 - оперативный запоминающий блок (03Б); 22 - пороговый блок; 23 - триггер задержки; 24, 25 - ключи;; 27 - регистр сдвига с обратными связями (РСОС).

Блок-схема предлагаемого устройства имеет следующие функциональные связи: по входу последовательно соединенные ФНЧ1, АЦПЗ, коммутатор 5, регистр 11, АЛ Б16, ОЗБ20и регистр 21, выходы которого подключены ко вторым входам АЛБ16 и коммутатора 5, последовательно соединенные ГТИ2, делитель частоты 4, адресный счетчик 6, коммутатор 12, выходы которого подключены ко вторым входам коммутатора 17, первые входы коммутатора 17 соедине- .ны с первыми входами генератора ПСП 13, второй выход которого подключен ко второму входу элемента И 14, первому входу счетчика циклов 8 и второму входу триггера задержки 23, входы коммутатора 17 соединены со вторыми входами.ОЗБ20 и первыми входами РСОС27, первый выход делителя частоты 4 подключен ко второму входу АЦПЗ. ко входу генератора ПСП13 и к первому входу ключа 25, вторые выходы делителя частоты 4 соединены с первыми входами ФУС10, вторые входы которого подключены к первым выходам счетчика циклов 8. первые, вторые и третьи группы выходов ФУС10 соединены соответственно с первыми, вторыми и третьими группами входов коммутатора 19, четвертый вход которого подключен ко второму выходу ФУС9, пятый вход коммутатора 19 соединен с

.третьим выходом ФУС9., и третьим входом РСОС27 и вторым входом ключа 24, первый вход которого подключен к выходу порогового блока 22, а выход соединен с первым входом элемента ИЛИ 26 и вторым входом триггера обнаружения 18, входы порогового блока 22 подключены к выходам ОЗБ20, группа выходов коммутатора 19 соединена со второй группой входов регистра 11, второй группой входов регистра 21, третьей группой входов АЛБ16, третьей группой входов ОЗБ20, третий вход коммутатора 5 подключен к первому выходу триггера накопления 15 и третьему входу коммутатора 17, второй выход триггера накопления 15 соединен со вторым входом счетчика циклов 8, второй выход счетчикэ циклов 8 подключен ко второму входу триггера

накопления 15. первому входу элемента ИЛИ 7 и второму входу адресного счетчика 6, второй выход которого соединен с первым входом ФУС9, выход триггера обнару5 жения 18 является первым выходом устройства, соединен с первым входом триггера задержки 23 и через второй вход элемента ИЛИ 7 подключен ко второму входу ФУС9, первые выходы которого соединены

0 со вторыми входами коммутатора 12, а четвертый выход подключен к первому входу элемента И 14, выход элемента И 14 соединен с первым входом триггера накопления 15, первый вход триггера обнаружения 18

5 подключен ко второму входуустройства, выход триггера задержки 23 соединен со вторым входом ключа 25, выход которого через второй вход элемента ИЛИ 26 подключен ко второму входу РСОС27, выход РСОС27 яв0 ляется вторым выходом устройства.

Предлагаемое устройство работает следующим образом.

С приходом внешнего импульса Установка на S вход триггера обнаружения 18

5 устройство переводится в режим поиска ПСП, который состоит из этапов; 1) накопления, 2) быстрого корреляционного преобразования Уолша (БКПУ), 3) считывания. Этим сигналом триггер обнаружения 18 устанав0 ливается по инверсному выходу в состояние лог. О. Сигнал лог. 0м с инверсного выхода триггера 18 через элемент ИЛИ 7 подается на R вход ФУС9 и снимает его нулевую начальную установку-. После снятия нулевой

5 начальной установки ФУС9 под действием .импульсов окончания счета (ИОС), поступающих с выхода переноса адресного счетчика 6, вырабатывает импульс начала накопления (ИНН). ИОС адресного счетчика

0 6 являются для ФУС9 тактовыми и следуют непрерывно, поскольку адресный счетчик 6 постоянно работает в режиме счета тактовых импульсов, поступающих от ГТИ2 через делитель частоты 4.

5 ИННсФУСЭ поступает через элемент И 14, где происходит его привязка к импульсу конца последовательности (ИКП) генератора ПСП13, на S вход триггера накопления 15 и переводит его по прямому

0 выходу в состояние лог. 1, а по инверсно: му выходу в состояние лог. О. Сигнал с прямого выхода триггера накопления 15 служит первым сигналом управления коммутаторами 5, 17 (СУК1). СУК1 уровня лог.

5 1 переключает коммутаторы 5, 17 таким образом, что на их выходы начинают проходить сигналы этапа накопления. Аналогично, под действием СУК2, СУКЗ уровня лог О, поступающих с ФУС9, коммутатор 19 начинает пропускать под выход сигналы упаоления с ФУС10 этапа накопления. СУКЗ одается еще на управляющий вход ключа 4 и уровнем лог. О держит его в закрытом остоянии. Кроме того, сигнал лог.0 с инерсного выхода триггера накопления 15 оступает на R вход счетчика циклов 8 акопления и снимает нулевую, начальную становку. С этого момента счетчик циклов начинает считывать ИКП ГЕНЕРАТОРА

псптз,..

Выходная ПСП на этапе накопления поле фильтрации в ФНЧ1 поступает на АЦПЗ, где с помощью тактовых импульсов с делиеля частоты 4 производится дискретизация, ее по времени и квантование по уровню. Преобразованная в АЦПЗ в цифровую форму ПСП параллельным n-разрядным кодом, через открытый коммутатор 5 поступает на вход регистра 11, в котором записывается с помощью первых тактовых импульсов регистра (ТИР г.1) с частотой следования информации. На первом цикле этапа накопления {записи первой длины ПСП) сигнал с выхода регистра 11 поступает на прямую через АЛБ16 на вход ОЗБ20. Режим прямого пропускания информации обеспечивается в АЛБ16 с помощью сигналов управления: М - режим работы, (S.1...S4).- выбор функЦии (ВФ), Сп - перенос, поступающих с коммутатора 19. Выходной сигнал информации записывается в ОЗБ20 в темпе его поступления по адресам (А0...Ат), подающимся от генератора ПСП 13 через коммутатор 17,под действием сигналов управления: В К-выбор кристалла, з/с - запись/считывание, приходящих с выхода коммутатора 19. Генератор ПСП13 выполнен по схеме со встроенными сумматорами, поэтому при записи сигнала входной ПСП в ОЗП20 по адресам генератора 13 производятся перестановки элементов ПСП и тем самым перевод ПСП в базис функций Уолша. Таким образом, на этапе накопления в конце первого цикла в ОЗБ20 оказывается записанной первая ПСП в виде одной из реализаций функций Уолша. Окончание первого цикла накопления фиксируется счетчиком циклов 8 по записи в него первого ИКП с генератора ПСП13. Пососто- яниюсчетчикаб, ФУС10 определяется окончание первого цикла этапа накопления и меняет сигналы управления ВФ S2 и М для АЛБ16 с уровня лог. 1 на уровень лог. О, а сигналы ВФ S1 - с уровня лог. О rfa уровень лог. О. Под действием измененных сигналов управления ВФ Si. 82 и М АЛБ16 переводится в режим суммирования входных сигналив. Начиная со второго цикла на этапе накопления информация предыдущего цикла выписывается с помощью управляющих сигналов з/с и ВК из ОЗБ20

по адресам генератора ПСП 13, переписывается под действием ТИРг.2, поступающих с коммутатора 19 в регистр 21 м суммируется с вновь приходящей на АЛБ16 информэцией. Результат суммы в конце каждого тактового интервала записывается снова в ячейки ОЗБ20 по адресам генератора ПСЛ13, Так происходит до тех пор, пока счетчик циклов 8 не отсчитывает заданное

0 число накоплений.

Кактрлько в счетчик циклов 8 запишется последний ИКП с генератора ПСП 13, на выходе переноса счетчика циклов 8 появляется импульс окончания накопления (ИОН), кото5 рый подается на R входы адресного счетчика б и триггер накопления 15 и, через элемент ИЛИ 7, на R вход ФУС9. ИОН сбрасывается адресный счетчик 6, ФУС9 и триггер накопления 15 в начальное состояние.

0 Этим самым производится схема логиче- скихуровнейсигналовуправления коммутаторами для переключения их на этап БК.П.У и подготовка адресного счетчика 6 и ФУС9 к работе на .этапе БКПУ с начального состо5 яния. Сигнал уровня лог. 1 с инверсного выхода накопления 15 подается на R вход счетчика циклов 8 и сбрасывает его в нулевое состояние, которое держится до начала . следующего этапа .накопления (очередной

0 смены состояния триггера накопления 15). СУК1 с прямого выхода триггера накопления 15 уровня лог. О переключает коммутатор 5 таким образом, что через него начинает проходить сигнал с выхода регист5 ра 21, а коммутатор 17 переключается в режим пропускания сигнала с коммутатора 12. Кроме этого, под действием СУК2 уровня лог. 1 и СУКЗ уровня лог. О коммутатор 19 переключает на выход сигналы управле0 ния режима БКПУ, поступающие с ФУС10. На этапе БКПУ производится перемножение записанной в ОЗБ20 реализации ПСП на матрицу Адамара, т.е. вычисление коэффициентов корреляция с функциями

5 Уолша. Для этого на этапе БКПУ адреса (А0...Am) на ОЗБ20 поступают с адресного счетчика б через последовательно включенные коммутаторы 12; 17. Сам этап БКПУ делится на несколько циклов, длительность

0 которых определяется периодом работы адресного счетчика 6, а номер цикла - состоянием ФУС9. В зависимости от номера цикла БКПУ, задаваемого ФУС9, с помощью коммутатора 12 производится перестановка от

5 цикла к циклу выходных разрядов адресов адресного счетчика 6 по определенному алгоритму, в соответствии с известным графом.

Процесс вычисления коэффициентов корреляции с функциями Уолша произподится следующим образом. На этапе БКПУ в первом цикле под действием управляющих сигналов адресов (А0...Ат). В К и з/с из ОЗБ20 выписываются стоящие рядом пары чисел (0 и 1, 2 и 3, 4 и 5 и т.д.) и затем хранятся соответственно в регистре 11 и регистре 21. С помощью сигналов управления ВФ, Сп, М в АЛ Б16 производится последовательно сложение и вычитание в регистрах 11,21 пар чисел. Полученные сум- мы и разности записываются в ячейки памяти ОЗБ20, причем записывается в ячейку, из которой было считано первое слагаемое, а разность записывается в ячейку, из которой было считано второе слагаемое, т.е. произ- водится операция бабочка. С окончанием первого цикла БКПУ адресный счетчик б вырабатывает ИОС, который записывается в ФУС9 и свидетельствует о начале второго цикла. Во втором цикле ФУС9 формирует СУК (4...Q) соответственно второму циклу БКПУ, под действием которых коммутатор 12 изменяет порядок следования адресов (А0...Ат)с адресного счетчика 6 и устанавливает их в соответствии со вторым циклом графа Уодша-Адамара. Во время этого цикла из ОЗБ20 выписываются по переставленным адресам (До...Ат) также попарно числа: Ои2, 1 и 3, 4 и 6 и т.д., а затем с ними проводится та же операция бабочка, что и в первом цикле. В дальнейшем работа устройства на этапе БКПУ происходит аналогично описанным выше двум циклам, а адреса (А0...Ат)для ОЗБ20 переставляются от цикла к циклу в соответствии с графом. Таким образом, к концу этапа БКПУ в ОЗБ20 оказываются записанными коэффициенты корреляции принятой ПСП с функциями Уолша.

Как только ФУС9 отсчитывает по ИОС с адресного счетчика 6 заданное число циклов БКПУ, на его выходах формируются СУКЗ уровня лог. 1 и СУК2 уровня лог. О, с появлением которых устройство переходит на этапе считывания. Под действием СУКЗ и СУК2 этих уровней коммутатор 19 переключает на выход с ФУС10 сигналы управления этапа считывания. Кроме того. СУКЗ уровня лог. 1 замыкает ключ 24 и переключает РСОС27 в режим параллель- ной записи сигнала. ФУС9 формирует также на этапе считывания СУК (4...О) такого вида, при которых через коммутатор 12 адреса (Ао...Am) с адресного счетчика 6 проходят в нормальном порядке (не переставленными). С помощью сигналов управления этапа считывания ОЗБ20 переключаются в режим считывания информации. Считываемая из ОЗБ20 информация подается на пороговый блок 22. Если порог превышен, то на выходе

порогового блока 22 появляется импульс обнаружения информации (ИОИ). Этот импульс через замкнутый ключ 24 поступает на R-вход триггера обнаружения 18 и устанавливает его по инверсному выходу в состояние лог. 1, Сигнал уровня лог, 1 с инверсного выхода триггера обнаружения 18 и является выходным сигналом обнаружения информации (СОИ) устройства. Кроме того, ИОИ с выхода ключа 24 подается через элемент ИЛИ 26 на вход синхронизации РСОС27 и записывает параллельным ходом в РСОС27 номер адреса (А0...Am) с коммутатора 17 ячейки ОЗБ20, в которой была обнаружена информация, т.е. коэффициент корреляции превысил пороговое значение. СОИ с инверсного выхода триггера обнаружения 18 проходит через элемент ИЛИ 7 и останавливает работу ФУС9, сбрасывая его по входу R в нулевое состояние. Сформированный за счет этого СУКЗ уровня лог. О с ФУС9 размыкает ключ 24 и переключает РСОС27 в режим последовательной записи. СОИ с инверсного выхода триггера обнаружения 18 поступает также на информационный вход триггера задержки 23, на выход синхронизации которого подаются ИКП с генератора ПСП 13. Здесь происходит привязка СОИ к тактовым ИКП, т.е. СОИ на выходе триггера задержки 23 появляются с некоторым запаздыванием, обусловленным временем появления первого ИКП с момента поступления на вход СОИ. СОИ с выхода триггера задержки 23 поступает на управляющий вход ключа 25 и переводит его в замкнутое состояние. Тактовые импульсы с выхода делителя частоты 4 через замкнутый ключ 25 и через элемент ИЛИ 26 подаются на вход синхронизации РСОС27, и, под действием этих импульсов, РСОС27 начинает генерировать ПСП с начального состояния, обусловленного записанным параллельным кодом адреса ячейки ОЗБ20, в которой была обнаружена информация, т.е. синхронно с принимаемой ПСП. Выходной сигнал с РСОС27 является вторым выходным сигналом устройства.

Если при считывании из ОЗБ20 информации порог в пороговом блоке 22 не превышен, то по окончании одного цикла считывания ФУС9 под действием ИОС с адресного счетчика 6 вырабатывает ИНН, под действием которого весь процесс поиска сигнала автоматически повторяется заново до тех пор, пока сигнал не будет обнаружен.

Техническую эффективность предлагаемого устройства в сравнении с устройством- прототипом можно показать на следующем примере. Максимальное время поиска ПСП

в устройстве-прототипе определяется выражением: ...

M-N тггп

1ч Тт

ТнакИ М K-L

где Тна.кГ

M-L

- длительность накапливаемого сегмента входного сигнала;

М - коэффициент пересчета циклов 19 прототипа;

L - число разрядов регистров 4типа при одной выборке на длине

ПСП; .. .;.. , . ,... . N-число элементов ПСП;

fs , .; - -..-.::. :

к

TS

Ss - тактовая частота регистра 5 протО типа; .. . / - . , . ..;. ... :. . .;.

Sm-тактовая частота входной ПСП, . .-. Максимальное время поиска ПСП в предлагаемом устройстве:

.2 + -о I092N,

X-N

ITTV .

время накопления сигнагде Тнак.2

ла; . . v ...:-.,. - :,-. . . ... ,, -...- у - число накапливаемых периодов

псп; ,./;./ ;.; . ... ...-. . ,,:

Те - время выполнения одной операции бабочка (считывание двух чисел из ОЗБ, суммирование, вычисление и запись результатов в ОЗБ)

При одинаковой помехоустойчивости устройств (Тнак..2) время, затрачиваемое на поиск устройством-прототипом, боль.ше в число раз, равное:

TV

Т2

N

N

Тб

К -1/1. ) с. I нак.

N-L

L(f5-fm)(1+ n-log2N)

-.

Исходя из быстродействия существующей элементной базы, можно положить . Для того, чтобы определить практически реализуемые значения L, необходимо оценить зависимость объема аппаратуры устройства-прототипа, от длины регистров 4, 5 прототипа. При использовании для построения блоков 4,5 прототипа микросхем типа 533ИРТ6 (4-х разрядные регистры), а для построения блока б прототипа - 533ЛП5 (четыре сумматора по модулю

два) и 533ИПЗ (4-х разрядный АЛ Б) общее число корпусов в блоках 4, 5, 6, составит:

-|L, , .

а их мощность потребления

Рир+ Рлп +Рип),; .. .

где Рир - мощность потребления микросхе- мы533ИР16(115мВт);

Рлп - мощность потребления микросхемы 533ЛП5 (50 мВт);

Рип - мощность потребления микросхемы 533ИПЗ (184, 25 мВт). В таблице приведены значения NK и Р для некоторых L.

Исходя из таблицы видно/что практически реализация устройства-прототипа целесообразна при L не более 64.

,-.,..,.,,: :,,:..:.. -:,.; - . -.

Фор мула из обретения Устройство поиска псевдослучайной последовательности, содержащее фильтр нижних частот, вход которого является первым входом устройства, последовательно соединенные генератор тактовых импульсов и делитель частоты, а также генератор псевдослучайной последовательности (ПСП), счетчик циклов, триггер обнаружения, адресный счётчик, вход сброса которого соединен с первым входом первого элемента ИЛИ, и последовательно соединенные оперативный запоминающий блок и пороговый блок, отличающееся тем,

что, с целью уменьшения времени поиска ПСП, в него введены последовательно соединенные аналого-цифровой преобразователь (А1ДП), первый коммутатор, первый регистр и арифметико-логический блок, последовательно соединенные второй и третий коммутаторы и регистр сдвига с обратными связями, первый и второй формирователи управляющих сигналов, элемент И, триггер накопления, четвертый

коммутатор, второй регистр, .выходы которого соединены с соответствующей группой входов первого коммутатора и арифметико- логического блока, триггер задержки, ключи и второй элемент ИЛИ, при этом выход

0 фильтра нижних частот соединен с входом АЦП, тактовый вход которого соединен с первым выходом делителя частоты, с входом адресного счетчика, входом генератора ПСП и входом первого ключа, другие выхо5 ды делителя частоты соединены с первой группой входов второго формирователя уп равляющих сигналов, вторая группа входов которого соединена с соответствующими выходами счетчика циклов, управляющий вход первого коммутатора соединен с управгяющим входом третьего коммутатора и с прямым выходом триггера накопления, инверсный выход которого соединен с установочным входом счетчика циклов, выходы адресного счетчика соединены с соответствующим входом второго коммутатора, управляющие входы которого соединены с соответствующими выходами первого формирователя управляющих сигналов, тактовый вход которого соединен с выходом переноса адресного счетчика, а установочный вход первого формирователя управляющих сигналов соединен с выходом первого элемента ИЛИ, первый вход которого соединен с соответствующим выходом счетчика циклов и первым входом триггера накопления, а второй вход первого элемента ИЛИ соединен с инверсным выходом триггера обнаружения и первым входом триггера задержки, счетный вход счетчика циклов соединен с первым входом элемента И, вторым входом триггера задержки и первым выходом генератора ПСП, другие выходы которого соединены с соответствующими входами третьего коммутатора, выход первого сигнала управления первого формирователя управляющих импульсов соединен с первым управляющим входом четвертого коммутатора, а выход второго сигнала управления - с вторым управляющим входом четвертого коммутатора, управляющим входом второго ключа и с управляющим входом регистра сдвига с обратными связями, группа входов которого соединена с соответствующими адресными входами

оперативного запоминающего блока, выход импульса начала накопления первого формирователя управляющих импульсов через элемент И соединен с вторым входом триггера накопления, первая, вторая и третья

группы выходов сигнала управления второго формирователя управляющих сигналов через четвертый коммутатор соединены с управляющими входами первого и второго регистров, оперативного запоминающего

блока и арифметико-логического блока, выходы которого через оперативный запоминающий блок соединены с соответствующими входами второго регистра, выход порогового блока через второй

ключ соединен с первым входом триггера обнаружения и первым входом второго элемента ИЛИ, второй вход которого соединен с выходом триггера задержки через первый ключ, выход второго элемента ИЛИ соединен с соответствующим входом регистра сдвига с обратными связями, причем второй вход, инверсный выход триггера обнаружения и выход регистра сдвига с обратными связями являются соответственно входом

импульса установки, первым и вторым выходами устройства.

Использование: системы связи с шумо- подобными сигналами, Сущность изобретения : устройство поиска псевдослучайной последовательности содержит фильтр нижних частот 1, генератор 2 тактовых импульсов, аналого-цифровой преобразователь 3, делитель частоты 4, коммутаторы 5, 12, 17, 19, адресный счетчик 6, элементы ИЛИ 7, 26, счетчик циклов 8, формирователи 9, 10 управляющих сигналов, регистры 11,21, генератор 13 ПСП, элемент И 14, триггер 15 накопления, арифметико-логический блок 16, триггер 18 обнаружения, оперативный запоминающий блок 20, пороговый блок 22, ключи 24, 25, регистр сдвига 27 с обратными связями. Устройство позволяет уменьшить время поиска псевдослучайной последовательности (ПСП). 1 ил, 1 табл.