Устройство для анализа частоты использования блоков информации в вычислительных комплексах Советский патент 1993 года по МПК G06F13/00 

Изобретение относится к вычислительной технике и может быть использовано в устройствах для анализа информации для проектирования, быстродействующих вычислительных комплексов.

Известно устройство для анализа частоты использования блоков информации, содержащее генератор импульсов, первый, второй и третий блоки счетчиков, дешифратор; первый и второй блоки элементов И, блок элементов ИЛИ, элемент И и регистр,

причем выход генератора импульсов подключен к первому входу элемента И, выход регистра соединен с входом дешифратора, выход которого подключен к первым входам первого и второго блоков элементов И, выход первого блока элементов И соединен с первым входом блока элементов ИЛИ, второй вход которого соединен с выходом второго блока элементов И, выходы первого и второго блоков элементов И соединены со счетными входами соответственно первого и второго блоков счетчиков, выход блока элементов ИЛИ подключен к счетному входу третьего блока счетчиков.

Недостатками известного устройства являются низкое быстродействие и узкая область применения.

Наиболее близким по технической сущности к заявляемому является устройство для анализа частоты использования блоков информации в вычислительных комплексах, содержащее генератор импульсов, первый, второй и третий блоки счетчиков, дешифратор, первый и второй блоки элементов И, регистр, первый и второй триггеры, три группы блоков элементов И и два элемента .задержки, причем выход генератора импульсов подключен к первому входу элемента И, выход регистра соединен с входом дешифратора, выход которого подключен к первым входам первого и второго блоков элементов И, выход первого блока элементов И соединен с первым входом блока элементов ИЛИ, второй вход которого соединен с выходом второго блока элементов И, выходы первого и второго блоков элементов И соединены со счетными входами соответственно первого и второго блоков счетчиков, выход блока элементов ИЛИ подключен к счетным входам счетчиков третьего блока, вход запуска устройства соединен с единичным входом первого триггера, единичный выход и нулевой вход которого соединен соответственно с вторым входом элементов И и выходом первого элемента задержки, выход элемента И соединен с вторыми входами первого и второго блоков элементов И и с входом первого элемента задержки, первый и второй входы идентификации блока памяти устройства соединены соответственно с единичным и нулевым входами второго триггера, единичный и нулевой выходы которого соединены с третьими входами соответственно первого и второго блоков элементов И, вход сброса устройства соединен с первыми входами блоков элементов И, первой, второй и - третьей групп; и с входом второго элемента задержки, выход которого подключен к входам сброса счетчиков всех блоков, второго

триггера и регистра, информационный вход которого соединен с входом адреса устройства, выходы блоков счетчиков соединены соответственно с входами вторыми элементов И первого, второго и третьего блоков элементов И, выходы которых являются информационными выходами устройства.

Недостатком известного устройства, выбранного в качестве прототипа, является

узкая область применения. Данный недостаток является следствием того, что прототип не позволяет при нескольких источниках запросов блоков памяти (например, при нескольких процессорах, исполь5 зующих одну и ту же память, как это практически всегда бывает в вычислительных комплексах) определять индивидуально для каждого источника запросов частоту его обращения к блокам информации; прототип

0 не различает источники запросов.

Целью изобретения является расширение области применения устройства за счет анализа частот обращений к блокам информации различных источников запросов.

5Поставленная цель достигается тем, что в устройство для анализа частоты использования блоков информации в вычислительных комплексах, содержащее первый регистр, дешифратор, два триггера, первый

0 элемент И, элемент задержки, генератор

импульсов, группу элементов ИЛИ, три

группы блоков элементов И и три группы

. счетчиков, причем информационный вход и

выход первого регистра соединены соответ5 ственно с первым адресным входом устройства И входом дешифратора, прямой выход первого триггера соединен с первым входом первого элемента И, выходы элементов ИЛИ группы соединены со счетными входа0 ми соответствующих счетчиков первой группы, выходы счетчиков первой, второй и третьей групп соединены соответственно с первыми входами элементов И соответствующих блоков первой, второй и третьей

5 групп элементов И соответственно, выходы которых являются информационными выходами устройства, введены второй регистр, коммутатор, три блока анализа, демультип- лексор, счетчик, два формирователя импуль0 сов и второй элемент И, причем вход и выход второго регистра соединены соответственной вторым адресным входом устройства, и первым информационным входом коммутатора, второй вход которого соеди5 нен с информационным выходом счетчика, а управляющий вход - с прямым выходом второго триггера, управляющим входом генератора импульсов, входом сброса счетчика, вторыми входами всех элементов И всех блоков групп с первой по третью и с входами

разрешения вывода блоков анализа с первого по третий, выход переполнения счетчика соединен с входом сброса второго триггера и через второй формирователь импульсов с входами сброса блоков анализа и всех счетчиков групп с первой по третью, выход генератора импульсов соединен со счетным входом счетчика, инверсный выход первого триггера соединен с первым входом второго элемента И, информационный вход - с установочным входом устройства, а синхрбвход - с входом запуска устройства, синхровходами первого и второго регистров и входом первого формирователя импульсов, выход которого через элемент задержки подключен к вторым входам первого и второго элементов И и информационному входу демультиплексора, входу записи первого блока анализа, выходы первого и второго элементов И соединены соответст- венно с входами записи первого и второго блоков анализа, выходы блоков анализа с первого по третий являются дополнительными информационными выходами устройства, выходы дешифратора, первого регистра и коммутатора соединены соответственно с первыми, вторыми и третьими группами входов блоков анализа с первого по третий, выход первого регистра и прямой выход первого триггера соединены с адрес- ными входами демультиплексора, первая и вторая группа выходов которого соединены со счетными входами соответствующих счетчиков второй и третьей групп соответственно, и с первыми и вторыми входами од- поименных элементов ИЛИ группы, установочный вход второго триггера соединен с управляющим входом устройства.

Кроме того, блок анализа содержит блок памяти, группу коммутаторов, мультиплек- сор, сумматор и группу блоков элементов И, причем группы выходов блока памяти соединены с первыми входами элементов И соответствующих блоков группы, соответствующими группами информационных вхо- дов мультиплексора и первыми группами информационных входов соответствующих коммутаторов, вторые группы информационных входов которых соединены с выходами сумматора, первый вход которого соединен с выходом мультиплексора, а второй вход является установочным входом блока анализа, управляющие входы коммутаторов соединены с соответствующими выходами дешифратора устройства, адресные входы мультиплексора соединены с выходами первого регистра устройства, адресные входы блока памяти соединены с выходами коммутатора устройства, входы записи и сброса блока памяти являются входами записи и сброса блока анализа соответственно, вход разрешения вывода блока анализа соединен с вторыми входами элементов И всех блоков группы, выходы которых соединены с соответствующими группами информационных входов блока памяти.

На фиг. 1 дана структурная схема устройства для анализа частоты-использования блоков информации в вычислительных комплексах; на фиг. 2 - структурная схема блока анализа..

Устройство для анализа частоты использования блоков информации в вычислительных комплексах содержит (фиг. 1) первый 1 и второй 2 регистры, дешифратор 3, коммутатор 4, первый 5i, второй 52 и третий 5з блоки анализа, первый 6 и второй 7 триггеры, первый 8 и второй 9 элементы И, первый 10 формирователь, импульсов, элемент 11 задержки, генератор 12 импульсов, счетчик 13, демультиплексор 14, группу 15 элементов ИЛИ, первую 16ч, вторую 162 и третью 16з группы счетчиков, первую 17i, вторую 172 и третью 17з группы блоков элементов И, второй формирователь 18 импульсов. Входы 19 и 20 устройства являются соответственно первым и вторым адресными входами устройства и соединены соответственно с информационными входами регистров 1 и 2. Установочный вход 21 устройства соединен с информационным входом первого триггера б. Вход 22 запуска устройства соединен с синхровходамйГблоков 1, 2, б и входом блока 10. Выходы 231-23з соответственно блоков 51-5з являются дополнительными информационными выходами устройства; выходы 241-24з соответственно блоков 171-17з являются информационными выходами устройства. Выходы 25 блока 3. выходы 26 блока 1 и выходы 27 блока 4 являются соответственно первыми, вторыми и третьими группами входов блоков 51-5з. Выходы 26 соединены также с адресными входами блока 14, выходы 28 которого подключены к входам элементов ИЛИ группы 16, а также первая половина выходов 28-28i соединена со счетными входами соответствующих счетчиков труппы 162, вторая половина - со счетными входами соответствующих счетчиков группы 16з. Прямой 29 выход триггера 7 соединён с управляющими входом генератора 12, входом сброса счетчика 13, управляющим входом коммутатора 4, входами разрешения вывода блоков 5i-5a и вторыми входами всех элементов блоков групп 17i- 17з. Выход переполнения 30 счетчика 13 соединен с входом сброса триггера 7 и входом блока 18. Управляющий 31 входустрой- тва соединен с установочным (единичным)

входом триггера 7. Выход 26 соединен с входом блока 3. Выход блока 2 соединен с первым информационным входом блока 4; прямой и инверсный выходы триггера 6 соединены с первыми входами соответственно элементов И 8 и 9, выходы которых соединены с входами записи соответственно блоков 5 и 5j. Выход блока 10 через элемент 11 соединен с вторыми входами элементов 8 и 9 и информационным входом блока 14; выход генератора 12 соединен со счетйым входом счетчика 13, информационные выходы которого соединены с второй группой информационных входов блока 4, а выход переполнения - с выходом 30 устройства. Выходы элементов ИЛИ группы 15 соединены с счетными входами счетчиков группы 16i. Выходы счетчиков групп 16ч- 16з соединены соответственно с первыми входами элементов И соответствующих блоков групп Т71-17з соответственно. Выход элемента 18 соединен с входами сброса блоков 5ч-5з и счетчиков-групп .

Каждый блок анализа 5 содержит группу 32 блоков элементов И, память 33, мультиплексор 34, сумматор 35 и группу Зб1-36к коммутаторов. Группы выходов 371-37к блока памяти 33 соединены с входами (первыми) элементов И соответствующих блоков группы 32, соответствующими группами информационных входов мультиплексора 34 и первыми информационными входами соответствующих коммутаторов 36, выходы 38i 38к которых соответственно соединены с соответствующими группами информационных входов блока памяти. Вход блока 5 соединен с вторыми входами всех элементов И блоков группы 32. Выходы элементов блоков группы 32 являются выходами 23 данного блока 5. Вход 26 блока 5 соединен с адресными входами мультиплексора 35. Вход записи блока 5t (52, 5з) соединен с выходом элемента 8 (9, 11). Входы 27 блока 5 соединены с адресными входами блока, памяти 33. Вход сброса блока 33 соединен с входом 30 блока 5, входы 25i-25x блока 5 соединены с управляющими входами соответствующих коммутаторов 36. Выход мультиплексора 34 соединен с первым входом сумматора 35, второй вход которого подключен к установочному входу блока 5 (для всех блоков 5 этот вход задает код единицы). Выход блока 35 соединен с вторыми информационными входами всех блоков 36.

Устройство работает следующим образом.

В исходном состоянии все счетчики

-групп 16г-16з и все ячейки памяти блоков

памяти 33 в блоках анализа обнулены,

триггер 7 - также в нулевом состоянии, генератор 12 не формирует импульсов; счетчик 13 - также в нулевом состоянии.

В режим.е анализа на информационные входы 19 и 20 регистров 1 и 2 подаются

соответственно код адреса блока информа- - ции, к которому поступает запрос, и код источника запроса (например, номер одного из процессоров, запрашивающих данный блок информации). Сигналом запуска на

0 входе 22 эти адреса записываются соответственно в регистры 1 и 2. Одновременно этим же сигналом запуска устанавливается в соответствующее состояние триггер 6: при нахождении запрашиваемого блока инфор5 мации во внешней памяти - в единичное и при нахождении данного блока в оперативной памяти - в нулевое.

В режиме анализа нулевой потенциал с выхода триггера 7 коммутирует цепи комму0 татора 4 так, что на выходы коммутатора 4 поступает код с выходов регистра 2 (адрес источника запроса). Этот код поступает в блоки памяти 33 блоков анализа 5 на адресные входы и задаёт адрес ячейки памяти.

5 Количество ячеек памяти блока 33 (в любом блоке 5) равно числу источников запросов. Код адреса запрашиваемого блока информации по выходам 26 поступает на дешифратор 3 (для схем на чертежах число блоков

0 информации - как в оперативной, так и во внешней памяти равно К), на адресные входы мультиплексоров 34 блоков анализа 5 и . на адресные входы демультйплексора 14. Сигнал с прямого выхода триггера 6 также

5 подается на адресный вход демультйплексора 14, совместно с входами 26 задавая счетчик либо из группы 162 (при нулевом потенциале с триггера 7), либо счетчик группы 16з (при единичном потенциаяе). Соот0 ветствующие выходы демультйплексора 14 попарно (для единичного и нулевого состо-. яния триггера 7) объединены на элементах ИЛИ группы 15. Таким образом как при срабатывании счётчика группы 162, так и при

5 срабатывании счетчика группы 16з (одноименного) обеспечивается срабатывание одноименного счетчика группы 16i.

Сигнал запуска, проходя через формирователь импульсов 10, формирующий на

0 выходе требуемый (по длительности) импульс, и задерживаясь на элементе задержки 11 (интервал задержки которого достаточен для срабатывания остальных блоков устройства, т.е. подготовки адрес5 ных сигналов для выбора определенных счетчиков групп 16 и новых данных для блоков памяти 33 блоков анализа 5), поступает на информационный вход демультйплексора 14, с выхода которого, определяемого адресными входами, формируется импульс,

по которому соответствующий счетчик группы 16i и соответствующий счетчик группы 162 (или 16з) инкрементируется.

К моменту поступления сигнала с выхода элемента 11 в блоках анализа 5 сформированы следующие сигналы: по адресным входам источника запроса 27 выбрана ячейка блока памяти 33, в результате чего на выходах (имеется .К блоков информации как в оперативной, так и во внешней памяти, частота обращения к которым анализируется) появляются коды, соответствующие текущему числу (числам) обращений к соответствующему блоку информации от данного источника запросов. Один из этих кодов (37) появляется на выходе мультиплексора 34 (это определяется адресными входами 26 - адреса запрашиваемого блока информации). В сумматоре 35 к нему прибавляется единица, т.е. данный код инкрементируется; второй вход сумматора 35 подключается к шине питания устройства для младшего разряда и нулевой шине для остальных разрядов, организуя равенство второго слагаемого 1. Скорректированный коде выхода сумматора 35 поступает на вторые входы всех коммутаторов 36, которые при единичном, сигнале на управляющем входе коммутируют его (этот код) на выходы, а при нулевом сигнале на управляющем входе коммутируют на выходы нескорректированный код с выхода (соответствующего)37 блока памяти 33. При появлении запроса по определенному адресу блока информации лишь на соответствующем (от 1-го до К-го) выходе дешифратора 3 появляется единичный потенциал, на остальных выходах- нулевые потенциалы.Таким образом, лишь скорректированный код запрашиваемого блока информации поступает на выход соответствующего коммутатора 36, остальные коды не изменяются.

Поступление сигнала с выхода элемента задержки 11 передним фронтом этого сигнала записывает в блоке анализа 5з. совокупность кодов (один из которых, соответствующий адресу запрашиваемого блока информации - скорректирован) записывается в ту же ячейку блока памяти ЗЗз. Аналогичные процессы происходят в блоках анализа 5i и 52, однако в зависимости от состояния триггера 6 перезапись скорректированных кодов осуществляется либо лишь в блоке 5i - при запросе информационного блока, расположенного во внешней памяти, либо лишь в блоке 52 - при запросе блока информации, расположенного в оперативной памяти, т.е. при формировании соответственно сигналов записи на выходах элементов И 8 или 9.

Таким образом, в счетчиках группы 162 по блокам информации с 1-го по К-й в отдельности фиксируется количество запросов (независимо от источника запроса) для 5 блоков информации, расположенных в оперативной памяти, в счетчиках группы 16з - то же для блоков информации, расположенных во внешней памяти, а в счетчиках группы 16i - суммарное число запросов к

0 данному блоку памяти независимо от места его расположения и источника запроса. Аналогично в соответствующих ячейках памяти ЗЗь 332 и ЗЗз фиксируются числа запросов блоков памяти (информационных

5 блоков), расположенных соответственно во внешней памяти; в оперативной памяти и независимо от типа памяти - по отдельности для каждого источника запроса.

По окончании режима анализа устрой0 ство переводится (длительность режима анализа определяется пользователем; режим анализа заканчивается при переводе устройства во второй режим - вывода информации) в режим вывода информации.

5 Этот режим инициируется подачей положительного сигнала на управляющий вход 31 устройства. Триггер 7 при этом устанавливается в единичное состояние, коммутируя выходы счетчика 13 (его исходное состояние 0 нулевое) на выходы коммутатора 4, снимая потенциал, удерживающий счетчик 13 в нулевом состоянии с входа сброса счетчика, открывая элементы И всех блоков всех групп 171-17з и 32-|-32з. В результате на

5 выходах 24т-24з появляются коды соответствующих счетчиков, а на выходах 231-23з блоков 5 - коды ячейки (ячеек) памяти блоков памяти, имеющих нулевой адрес (информация о частоте запросов для источника

0. запросов с нулевым номером).

Затем начинает генерировать импульсы генератор 12, по его сигналам счетчик 13 изменяет свое содержимое, коммутируя на . выходы 23 последовательно коды с выходов

5. соответствующих ячеек блоков памяти 33 блоков анализа 5, Период смены выходных сигналов на выходах 23 определяется частотой импульсов от генератора 12. Номер конкретного источника запросов, информация

0 для которого снимается в каждый момент с выходов 23, может быть получен с выходов счетчика 13, не выделенных в отдельные выходные сигналы на фиг. 1. В течение всего интервала времени выдачи информации из

5 ячеек памяти блоков 33 сигналы на выходах 24 остаются неизменными.

Счетчик 13 считает по модулю К, достигая заполнения, он выдает на выходе переполнения импульс (выход 30), который сбрасывает триггер 7 в исходное (нулевое)

состояние и поступает на формирователь 18, с выхода которого импульс требуемой длительности поступает на входы сброса всех счетчиков и блоков памяти 33. Таким образом устройство переводится в исходное состояние (нулевой.потенциал, устанавливающийся на прямом выходе триггера 7 закрывает генератор 12 и устанавливает в нулевое состояние счетчик 13).

Сброс в исходное состояние блоков па- ,мяти по сигналу сброса 30 может быть произведен любым известным способом. Например, при использовании в качестве блоков памяти 33 динамических устройств сигнал сброса может на заданное время (формирователем 18) прекратить процесс регенерации, в результате чего вся информация из блоков памяти стирается (цепи регенерации не показаны на чертежах). Другой способ - для репрограммируемых оперативных запоминающих устройств, на основе которых также могут быть выполнены блоки памяти - подача сигналов на соответствующие входы (подложку и т.д.), организуемые также общим сигналом сброса - соответствующие цепи специфичны для данного типа блоков памяти и также не по- казаны на чертежах. На чертежах также не показаны цепи установки устройства первоначально в исходное состояние.

В случае использования совокупности входных сигналов, определяющих место информационного блока (оперативное или внешнее запоминающее устройство) триггер 6 может быть (по входам) выполнен аналогично триггеру прототипа, т.е. вместо используемых в заявляемом устройстве одного информационного сигнала и общего сигнала запуска можно использовать тригrep с установочным входом и входом сброса и перед подачей синхросигнала, который в данном случае не подается на триггер 6, устанавливать триггер 6 в нужное состояние асинхронным методом, аналогично прото типу.

Следует отметить, что при отсутствии во внешней системе (исследуемом вычислительном комплексе) сигналов, определяющих адрес конкретного источника запроса,

заявляемое устройство работает аналогично прототипу; при этом в единственной используемой ячейке блоков памяти 33 блоков анализа хранится та же информация, что и в совокупности счетчиков1б1 16з. Следует также отметить, что конструкция заявляемого устройства является значительно более простой, чем суммарная конструкция устройств, выполненных в отдельности для каждого источника запросов в виде устройства-прототипа, так как, например, для реализации заявляемого устройства с соответствующей регистрируемой информацией путем использования принципа организации прототипа потребовалось бы

огромное количество счетчиков, число которых пропорционально количеству источников запросов; реализация процесса .фиксации соответствующей информации в виде компактного блока памяти является

значительно более простой.

Изобретение относится к вычислительной технике и может быть использовано в устройствах для анализа информации для проектирования быстродействующих вы-, числительных комплексов. Целью изобрете- ния является расширение области применения устройства за счет анализа частот обращения к блокам информации различных источников запросов. Устройство содержит первый регистр, дешифратор, два триггера, первый элемент И, элемент задержки, генератор импульсов, группу элементов И и три группы счетчиков, причем информационный вход и выход первого регистра соединены соответственно с первым адресным входом устройства и с входом дешифратора, прямой выход первого триггера соединен с первым входом первого элемента И, выходы элементов И группы соединены со счетными входами соответствующих счетчиков первой группы, выходы счетчиков первой, второй и третьей групп соединены с первыми входами элементов И соответственно первой, второй и третьей групп, выходы которых являются информационными выходами устройства. В устройство введены второй регистр, коммутатор, три блока анализа, демультиплексор, счетчик, два формирователя.импульсов и второй элемент И, причём вход и выход второго регистра соединены соответственное вторым адресным входом устройства и с первым информационным входом коммутатора, второй информационный вход которого соединен с информационным выходом счетчика, а выход - с группами входов блоков анализа, выход переполнения счетчика соединен с входом сброса второго триггера и через второй формирователь импульсов с входами сброса блоков анализа и всех счетчиков групп с первой по третью, выход генератора импульсов соединен со счётным входом счетчика, установочный вход второго триггера соединен с управляющим входом устройства. 1 з.п. ф-лы, 2 ил. (Л С v| Ю CJ Ю

Формула изобретения 1. Устройство для анализа частоты использования блоков информации в вычислительных комплексах, содержащее первый регистр, дешифратор, два триггера, первый элемент И, элемент задержки, генератор импульсов, группу элементов ИЛИ, три группы блоков элементов И и три группы счетчиков, причем информационный вход и выход первого регистра соединены соответственно с первым адресным входом устройства и с входом дешифратора, прямой выход первого триггера соединен с первым входом первого элемента И, выходы элементов ИЛИ группы соединены со счетными входами соответствующих счетчиков первой группы, выходы счетчиков первой, второй и третьей групп соединены соответственно с первыми входами элементов И соответствующих блоков первой, второй и третьей групп соответственно, выходы которых являются информационными выходами1 устройства, о тличающееся тем, что, с целью расширения области применения за счет анализа частот обращения к блокам информации различных источников запросов, в него введены второй регистр, коммутатор, три блока анализа, демультиплексор, счетчик, два формирователя импульсов и

второй элемент И, причем информационный вход и выход второго регистра соединены соответственно с вторым адресным

входом устройства и с первым информационным входом коммутатора, второй информационный вход которого соединен с информационным выходом счетчика, а управляющий вход-с прямым выходом второго триггера, с управляющим входом генератора импульсов, входом сброса счетчика, вторыми входами всех элементов И всех блоков групп с первой по третью и с входами разрешения вывода блоков знализа с первого потретий, выход переполнения счетчика соединен с входом сброса второго триггера и через второй формирователь импульсов - с входами сброса блоков анализа и всех счетчиков групп с первой по третью, выход генератора импульсов соединен со счетным входом счетчика, инверсный выход первого триггера соединен с первым входом второго элемента И, информационный вход - с установочным входом устройства, а синхровход - с входом запуска устройства, с синхровходами первого и второго регистров и с входом первого формирователя импульсов, выход которого через элемент задержки подключен к вторым входам первого и второго элементов И, к информационному входу демультиплексора и к входу записи третьего блока анализа, выходы первого и второго элементов.И соединены соответственно с входами записи первого и второго блоков анализа, выходы блоков анализа с первого по третий являются соответственно дополнительными информационными выходами устройства, выходы дешифратора, первого регистра и коммутатора соединены соответственно с первыми, вторыми и третьими группами входов блоков анализа с первого по третий, выход первого регистра и прямой выход первого триггера соединены с адресными входами демультиплексора, первая и вторая группы выходов которого соединены со счетными входами счетчиков второй и третьей групп

соответственно и с первыми и вторыми входами одноименных элементов ИЛИ группы, установочный вход второго триггера соединен с управляющим входом устройства.

Шиг.2