Преобразователь угла поворота вала в код Советский патент 1993 года по МПК H03M1/64 

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством.

Целью изобретения является повышение точности путем усреднения выбранного числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов.

На фиг. 1 представлена струк1 урная схема преобразователя; на фиг. 2 - циклограмма его работы.

Преобразователь содержит генератор 1 импульсов, делите.л.) 2 и 3 частоты, блок 4 питания, фазовращатель 5, элемент 6 синхронизации, селектор 7 секторов, аналого- цифровой преобразователь (АЦП) 8, блок 9 функционального преобразования кодов, сумматоры 10 и 11. регистры 12 и 13, формирователь 14г1мпульсов, дешифратор 15, элементы 16-19 И, триггеры 20 и 21, элемент 22 ИЛИ, кодовую шину 23. Селектор 7 секторов содержит блок 24 выпрямителей, блок 25 компараторов, регистр 26, шифратор 27. коммутатор 28.

VI

ю VI

Устройство работает следующим образом.

Генератор 1 формирует высокочастотные импульсы частотой . На выходах делителей 2 и 3 формируются пилообразно изменяющиеся в функции времени коды с частотой . с дискретностью измерения, равной периоду генератора 1. Из выходного кода делителя 2 блок 4 формирует многофазные опорные гармонические сигналы (например, синусное и косинусное) с частотой f0 питания фазовращателя 5. В качестве фазовращателя 5 может быть использован синусно-косинусный вращающийся трансформатор Э(СКВТ) или сельсин в режиме вращающегося поля с фильтром обратной последовательности для компенсации технологических погрешностей фазовращателя. Фазовращатель 5 пре- образует многофазные опорные гармонические сигналы блока 4 в фазомоду- лированные гармонические сигналы (например, синусное и косинусное) и функции перемещения.

Делитель 3 частоты работает непрерывно, также как и делитель 2, При нулевом значении и, например, при положительном градиенте одного из сигналов блока 4 элемент 6 вырабатывает импульс, синхронизированный с одним из фронтов импульсов генератора 1. Выходной импульс элемента 6 поступает на установочный вход делителя 3 и заносит в него с шин 23 параллельной загрузки начальный код, значение которого выбирается так, чтобы в исходном состояний объекта перемещения выходной код преобразователя был нулевым. Опорный пилообразно изменяющийся код делителя 3 представлен на фиг. 2, а и в общем случае смещен по фазе по отношению к выходному коду делителя 2. Коэффициенты передачи делителей 2 и 3 выбираются одинаковыми 2К. Выходные сигналы фазовращателя 5, подвижная часть которого перемещается со скоростью Q, представлены на фиг. 26,

В селекторе 7 с помощью блоков 24-28 определяется номер сектора фазомодули- рованных сигналов фазовращателя 5. Выпрямители блока 24 детектируют выходные сигналы фазовращателя 5. Компараторы блока 25 вырабатывают прямоугольные сигналы из синусного сигнала (фиг. 2в), косинусного сигнала (фиг. 2г) фазовращателя 5 и из выходных сигналов блока 24 (фиг. 2д).

По одному из фронтов импульсов генератора 1 выходной код компараторов блока 25 фиксируется в регистре 26. Однопере- менный выходной код регистра 26 преобразуется в дешифраторе 27 в арифметический код. Младший разряд кода регистра 26 управляет работой коммутатора 28 так, чтобы меньшее по модулю из выходных напряжений блока 24 поступило на информационный вход АЦП 8, а большее по модулю - на

опорный вход АЦП 8. В АЦП 8 формируется код отношения меньшего по модулю фазо- модулированного сигнала фазовращателя 5 к большему внутри каждого сектора. В блоке 9 путем обратного тригонометрического

0 преобразования кодов выходной код АЦП 8 преобразуется в линейный код аргумента (например, путем формирования кода арктангенса) и в четных секторах, при единичном значении младшего разряда кода

5 шифратора 27 инвертируется. Выходной код блока 9 представлен на фиг. 2ж. Фазный пилообразный код (фиг. 2з) с периодом выходного сигнала фазовращателя 5 образуется из выходного кода шифратора 27

0 (старшие разряды) и выходного кода блока

9 (младшие разряды).

В сумматоре 10 формируются мгновенные значения кода перемещения (фиг. 2и) в виде разности фазного пилообразного кода

5 (фиг. 2з) и опорного пилообразного кода делителя 3 (фиг. 2). При разрешающей способности преобразования амплитуды выходных сигналов фазовращателя 5 в код, соответствующей К разрядам, смена инфор0 мации в сумматоре 10 происходит в каждом периоде генератора 1.

Однако фазная информация сумматора

10 нестабильна из-за влияния случайных наводок. Сумматор 11 и регистр 12 образует

5 накапливающий сумматор для суммирования выбранного числа мгновенных значений угла сумматора 10. Однако обычное суммирование неприемлемо из-за скачкообразного изменения выходного кода сум0 матора 10 при переходе через границу

полюсного деления, Для исключения по( грешности при суммировании кодов сумма тора 10 предназначена совокупность

элементов 15-22.

5 в дешифраторе 15 анализируется состояние двух старших разрядов каждого значения выходного кода сумматора 10. При нулевом состоянии этих разрядов выходной сигнал дешифратора 15 проходит через от0 крытый элемент 16 И устанавливает в 1 триг- гер20. Элемент 17 И закрывается, а элемент 18 открывается. В этом состоянии дешифратора 15, а также при увеличении кода сум- . матора 10 (Состояние его старших разрядов

5 равно 01) с выходов элементов 18 и 22 нулевые сигналы поступают на входы старших разрядов первой группы входов сумматора 11. По фронту импульса с инверсного выхода генератора 1 в регистре 12 записывается выходной код сумматора 11, представляющий собой сумму предыдущих значений кодов, хранящуюся в регистре 12, с текущим значением кода сумматора 10. С периодом, соответствующим выбранному количеству суммируемых значений кодов, с выхода делителя 2 поступает фронт импульса, по которому выходной код регистра 12 переписывается в регистр 13. По этому же фронту в формирователе 14 вырабатывается узкий, немного задержанный импульс, по которому сбрасываются в 0 триггеры 20, 21 и регистр 12. Начинается новый цикл усреднения и формирования выходного кода с периодом, равным выбранному периоду с промежуточного выхода) делителя 2 часто- ты.

Если,выходной код сумматора 10 уменьшается и в одном цикле усреднения переходит через границу полюсного деления фазовращателя 5 (код старших разрядов изменяется из состояния 00 в состояние 11), при каждом значении кода сумматора ТО со старшими разрядами 11 сигнал с второго выхода дешифратора 15 проходит через элементы 18 и 22 и в виде единичного сиг- нала поступает на вход старших разрядов первой группы входов сумматора 11. В результате исключается погрешность сумми- рования кодов при переходе через границу полюсного деления фазовращателя 5.

При переходе через границу полюсного деления фазовращателя 5 в сторону увеличения кодов (код старших разрядов сумматора 10 изменяется из состояния 11 в состояние 00) сначала триггер 21 устанавливается в 1 сигналом с второго выхода дешифратора 15. Затем при каждом значении кода сумматора 10 со старшими разрядами 00 сигнал с первого выхода дешифратора 15 проходит через элементы 19 и 22 и поступает на вход младшего из старших разрядов первой группы входов сумматора 11, что также исключает погрешность суммирования кодов. При отсутствии в цикле усреднения переходов через полюсное давление фазовращателя 5 с выходов элементов 18 и 22 на соответствующие входы сумматора 11 поступают нулевые сигналы.

Точность измерения преобразователя по сравнению с прототипом увеличивается в Vnpas, где п - количество усредняемых мгновенных значений угла в одном цикле измерения. Преобразователь допускает изменение угла поворота в цикле измерения (с учетом всех погрешностей преобразователя) не более четверти полюсного деления фазовращателя 5. Увеличение допустимого изменения угла нецелесообразно из-за увеличения динамической погрешности. Длительности цикла измерения определяется номером выхода делителя 2, подключаемого к входу формирователя 14 и С-входу регистра 13, и может оперативно изменяться в процессе эксплуатации в зависимости от требований к преобразователю.

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством. С целью повышения точности путем усреднения выбранного- числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов в преобразователь угла поворота вала в код, содержащий генератор импульсов, первый делитель частоты, блок питания, фазовращатель, селектор секторов, аналого-цифровой преобразователь, блок функционального преобразования кодов, первый сумматор, первый регистр, введены второй делитель частоты, ходовая шина, элемент синхронизации, формирователь импульсов, второй сумматор, второй регистр; дешифратор, четыре элемента И, два триггера и элемент ИЛИ. В первом сумматоре формируются мгновенные значения кода перемещения в виде разности фазного и опорного пилообразных кодов. Второй сумматор и второй регистр образуют накапливающий сумматор для суммирования выбранного числа мгновенных значений угла первого сумматора. Дешифратор, элементы И, ИЛИ, триггеры и кодовая шина предназначена для исключения погрешности суммирования кодов при переходе через максимальное значение в цикле усреднения. 2 ил.

Формула изобретения Преобразователь угла поворота вала в код, содержащий последовательно соединенные генератор импульсов, первый делитель частоты, блок питания, фазовращатель, селектор секторов, аналоговые выходы которого подключены к входам аналого-циф- рового преобразователя, выходы аналого-цифрового преобразователя подключены к группе входов блока функционального преобразования кодов, выходы которого и цифровые выходы селектора секторов подключены соответственно к младшим и старшим разрядам одной группы входов первого сумматора, первый регистр, отличающийся тем, что, с целью повышения точности преобразователя, в него введены второй делитель частоты, кодовая шина, элемент синхронизации, формирователь импульсов, второй сумматор второй регистр, дешифратор/четыре элемента И, два триггера и элемент ИЛИ, прямой выход генератора импульсов подключен к счетному входу второго делителя частоты и к входам синхронизации селектора секторов и элемента синхронизации, информационный вход которого соединен с одним из выходов блока питания, а выход подключен к установочному входу второго делителя частоты, информационные входы которого соединены с кодовой шиной, а выходы подключены к другой группе входов первого сумматора, выходы которого подключены к младшим разрядам первой группы входов второго сумматора, выходы двух старших разрядов первого сумматора подключены к входам дешифратора, первый выход дешифратора подключен к первым входам первого и второго элементов И, второй выход дешифратора подключен к первым входам третьего и четвертого элементов И, выходы первого и третьего элементов И подключены к одним входам соответственно первого и оторого триггеров, прямые выходы которых подключены соответственно к вторым входам четвертого и второго элементов И, а инверсные выходы - к вторым входам соответственно третьего и первого элементов И, выходы второго и четвертого элементов И через элемент ИЛИ подключены к входу младшего из старших разрядов первой группы входов второго сумматора, выход четвертого элемента И подключен к входам остальных старших разрядов первой группы входов второго сумматора, выходы второго сумматора подключены к информационным входам второго регистра, выходы которого подключены к

/Х /Х /XV

)

ж ЛЛЛЛЛЛ /№ ЛЛЛЛЛЛЛЛА Л/ ЛЛЛАЛАЛЛЛА

второй группе входов второго сумматора и к информационным входам первого регистра, выходы которого являются выходами преобразователя, один из выходов первого делителя частоты подключен к управляющему входу первого регистра и через формиро- вательимпульсов - к другим входам первого и второго триггеров и к входу сброса второго регистра, управляющий вход которого соединен с инверсным выходом генератора им- пульсов, один из цифровых выходов селектора секторов подключен к одному входу блока функционального преобразования кодов.