Преобразователь угла поворота вала в код Советский патент 1993 года по МПК H03M1/64 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством.

Целью изобретения является повышение точности путем скользящего усреднения выбранного числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов.

Структурная схема преобразователя представлена на фиг. 1; структурная схема селектора секторов - на фиг. 2; структурная схема первого формирователя импульсов па фиг. 3, а циклограмма работы преобразователя - на фиг. 4.

Преобразователь содержит генератор 1 импульсов, делители 2 и 3 частоты, формирователь 4 питания, фазовращатель 5, пер- вый 6 и второй 7 формирователи импульсов, селектор 8 секторов, аналого-цифровой преобразователь (АЦП) 9, блок 10 функционального преобразователя кодов, сумматоры 11, 12 и 13, регистры 14 и 15, счетчик 16, блок 17 памяти.-дешифраторы 18 и 19, шифратор 20, элементы 21-24 И, элементы 25,26 ИЛИ, триггеры 27, 28, элемент 29 задержки, кодовые шины 30 и 31. Селектор 8 секторов (фиг. 2) содержит блок 32 выпрямлений, блок 33 компараторов регистр 34, шифратор 35, коммутатор 36. Первый формирователь импульсов (фи г. 3) содержит дифференцирующий элемент 37, элемент 38 задержки, инвертор 39, элементы 40, 41 И.

Устройство работает следующим образом,

Генератор 1 формирует высокочастотные импульсы частоты . На выходах делителей 2 и 3 формируются пилообразно изменяющиеся в функции времени коды с частотой f0 , с дискретностью измерения, равной периоду генератора 1. Из выходного кода делителя 2 блок 4 формирует многофазные опорные гармонические сиг- налы (например, синусное и косинусное) с частотой to питания фазовращателя 5. В качестве фазовращателя 5 может быть использован синусно-косинусный враа(ающийся трансформатор (СКВТ) или сельсин в режи- ме вращающегося поля с фильтром обратной последовательности для компенсации технологических погрешностей фазовращателя. Фазовращатель 5 преобразует многофазные опорные гармонические сигналы формирователя 4 в фазомодулированные гармонические сигналы (например, синусное и косинусное) в функции перемещения.

Делитель 3 частоты работает непрерывно также, как и делитель 2. При нулевом значении и, например, при положительном градиенте одного из сигналов блока 4 синхронный формирователь импульсов 7 вырабатывает импульс, синхронизированный с одним из фронтов импульсов генератора 1. Выходной импульс формирователя 7 поступает на установочный вход делителя 3 и заносит в него с шины 30 параллельной загрузки начальный код, значение которого выбирается так, чтобы в исходном состоя- ним объекта перемещения выходной код преобразователя был нулевым. Опорный, пилообразно изменяющийся код делителя 3 в общем случае смещен по фазе по отношению к выходному коду делителя 2. Коэффициенты передачи делителей 2 и 3 выбираются одинаковыми 2К. Выходные сигналы фазовращателя 5 сдвинуты по фазе по отношению к выходными сигналам формирователя 5 на угол а, пропорциональный произведению коэффициента р электрической редукции фазовращателя 5 на угол «поворота вала фазовращателя 5.

В селекторе 8 с помощью блоков 32-36 определяется номер сектора фазомодули- рованных сигналов фазовращателя 5. Выпрямители 32 блока детектируют выходные сигналы фазовращателя 5, Компараторы 33 блока вырабатывают прямоугольные сигналы из выходных сигналов фазовращателя 5 и блока 32. По одному из фронтов импульсов генератора 1 выходной код компараторов блока 33 фиксируются в регистре 34, Однопеременный выходной код регистра 34 преобразуется в шифраторе 35 в арифметический код. Младший разряд кода регистра 34 управляет работой коммутатора 36 так, чтобы меньшее по модулю из выходных напряжений блока 32 поступило на информационный вход АЦП 9, а большее по модулю - на опорный вход АЦП 9. В АЦП 9 формируется код отношения меньшего по модулю фазомодулированного сигнала фазовращателя 5 к большему внутри каждого сектора. В блоке 10 путем обратного тригонометрического преобразования кодов выходной код АЦП 9 преобразуется в линейный код аргумента (например, путем формирования кода арктангенса) и в четных секторах, при единичном значении младшего разряда кода шифратора 35, инвертируется. Фазный пилообразный код с периодом выходного сигнала фазовращателя 5 образуется из выходного кода шифратора 35 (старшие разряды) и выходного кода блока 10 (младшие разряды).

В сумматоре 11 формируются мгновенные значения кода перемещения в виде разности фазного пилообразного кода и опорного пилообразного кода делителя 3. При разрешающей способности преобразования амплитуды выходных сигналов фазовращателя в код, соответствующей К разрядам, смена информации в сумматоре 11 происходит в каждом периоде генератора 1. Однако выходная информация сумматора 11 нестабильна из-за влияния случайных наводок. Совокупность блоков 6, 12-29 предназначена для скользящего усреднения мгновенных значений кодов сумматора 11 с сохранением высокого быстродействия и с учетом переходов пилообразного изменяющегося кода сумматора 11 через границу полюсного деления.

Принцип ускользящего усреднения ос- нован на непрерывном суммировании 2т соседних мгновенных значений кодов. Образование каждого нового значения суммарного кода при поступлении очередного текущего мгновенного значения кода сопровождается вычитанием мгновенного значения кода, отстоящего от текущих на 2т значений. Для этого необходимо хранить мгновенные значения кодов в течение 2Ш тактов. При формировании каждого значения суммарного кода необходимо формировать старшие разряды суммируемых и вычитаемых кодов с учетом остальных мгновенных значений кодов, входящих в суммарный код.

Элемент 37 формирователя б (фиг. 3) дифференцирует фронты выходных сигналов генератора 1. Выходные сигналы элемента 38, сформированные из выходных сигналов генератора 1 (фиг. 4а), представлены на фиг. 46. Выходные сигналы элементов 40 и 41 представлены, соответственно, на фиг. 4в,г. По фронту выходного сигнала генератора 1 (фиг. 4д) изменяется код в счетчике 16, фиксируется код в регистре 34 и начинается измерение входных напряжений в АЦП 9. В первом полупериоде выходного сигнала генератора 1 по импульсу разрешения с выхода элемента 38 из блока 17 памяти воспроизводится информация по адресу, соответствующему коду счетчика 16. Информация с инверсных выходов блока 17 поступает на младшие разряды второй группы входов сумматора 12, старшие разряды которой соединены с выходами шифратора 20, а вход переноса соединен с шиной 31 единичного потенциала.

В сумматоре 12 происходит вычитание выходного кода блока 17 из текущего выходного кода сумматора 11. При этом, вычитание заменено суммированием в дополнительном коде. Сформированная в .сумматоре 12 разность кодов суммируется в сумматоре 13 с выходным кодом преобразователя с выхода регистра 14, и по фронту импульса с элемента 40 И записывается в регистр 14. Во втором полупериоде выходного сигнала генератора 1 по импульсу разрешения с выхода элемента 38 в блок 17 памяти записывается текущая информация с выходов сумматора 11 по тому же адресу. По фронту импульса с элемента 41 И информация в регистре 15 сдвигается на один разряд. В следующем периоде выходного сигнала генератора 1 код адреса счетчика 16 увеличивается на единицу.

В дешифраторе 18 анализируется состояние двух старших разрядов каждого значения выходного кода сумматора 11. При

нулевом состоянии этих разрядов выходной сигнал дешифратора 18 проходит через открытый элемент 21 И и устанавливает в 1 триггер 27, Элемент 22 И закрывается, а

элемент 23 И открывается. В этом состоянии дешифратора 18, а также при увеличении кода сумматора 11 (состояние его старших разрядов равно 01, триггеры 27 и 28 сброшены в 0 и элементы 23, 24 закрыты)

0 нулевые сигналы с выходов элементов 23 и 25 поступают на входы старших разрядов первой группы входов сумматора 12 и на один информационный вход последовательного регистра 15, Если выходной код сумма5 тора 11 уменьшается и переходит через границу полюсного деления фазовращателя 5 (код старших разрядов изменяется из состояния 00 в состояние 11), то при каждом значении кода сумматоров 11 со старшими

0 разрядами 11 сигнал с второго выхода дешифратора 18 проходит через элементы 23 и 25 и в виде единичного сигнала поступает на входы старших разрядов первой группы входов сумматора 12. Единичный признак

5 перехода через границу полюсного деления, сформированный элементом 25, запоминается в регистре 15. Текущее значение кода сумматора 11 запоминается в блоке 17 памяти. Шифратор 20 формирует значение

0 старших разрядов второй группы входов

сумматора 12 в зависимости от состояния

старшего разряда регистра 15 и состояния

триггеров 27, 28 в соответствии с таблицей.

Наличие единичных признаков на выхо5 дах всех младших разрядов регистра 15 и на выходе элемента 25 свидетельствует о завершении перехода через границу полюсного деления, когда все слагаемые суммы хранящиеся в регистре 14, соответствуют

0 максимальным (старшие разряды кода блока 17 равны 11) или минимальным (старшие разряды кода блока 17 равны 00)значениям. При этом, по-отрицательному импульсу с выхода элемента 41 И срабатывает дешиф5 ратор 19 и его выходной сигнал через элемент 29 задержки сбрасывает в 0 регистр 15 и триггеры 27, 28. Если счетчик 16 выполнить двоичным с числом разрядов т, то регистр 15 должен содержать 2т разрядов и

0 число слагаемых в каждом значении суммарного кода регистра 14 равно 2т. При этом, коррекция выходного кода регистра 14 после завершения перехода через границу полюсного деления не требуется. После

5 окончания импульса сброса с выхода элемента 29 триггер 28 устанавливается в Г сигналом с второго выхода дешифратора 18. При дальнейшем уменьшении выходного кода сумматора 11 состояние его старших разрядов становится равным 10. Сигналом

i: третьего выхода дешифратора 18 сбрасываются к 0 триггеры 28, 27 и регистр 15.

При переходе через границу полюсного делания фазовращателя 5 в сторону увеличении кодов значение старших разрядов сум,1 ;. И изменяется из состояния 11 в состояние 00. Сначала сигналом с второго ;ь хода дешифратора 18 триггер 28 уста на в- .пготсп и . Затем, при каждом значении ;:.ла суммпгора 11 со старшими разрядами 00 -i t;;-:;; о иергюго выхода дешифратора 18 проходи -шрзз элементы 24 и 25 и поступает из ,;;ход младшего из старших разрядов первой группы входов сумматора 12, на информационный вход регистра 15 и на-один из входов дешифратора 19. В регистре 15 последовательно записываются признаки, соответствующие кодам со старшими разрядами 00. Для каждого значения выходного кода блока 17 в шифраторе 20 формируется код старших разрядов в соответствии с таблицей 1. В каждом периоде генератора 1 происходит формирование разности между текущим кодом сумматора i 1 со старшими разрядами с выходов зл.е- WHHTOU 23. /5 и кодом, задержанным на 2т тактоо в блоке 17, со старшими разрядами этого кода с выходов шифратора 20. Пол- уч-ннпя разность суммируется с выходным рогмстра 14, соответствующим сумме 2а гикщыду Щ х значений кодов, и запоминается в регистре 14.

В результате в каждом периоде генератора i производится обновление информации а регистре 14 путем замены значения, отстоящего от текущего на 2П1 тактов, на текущее значение. Число слагаемых в сумме мгновенных значений угла, хранящейся в регистре 1Л, всегда постоянно и равно 2т.

Циклограмма работы преобразователя при переходе от максимального значения выходного кода сумматора 11 к минимальному значению представлена на фиг. 4. Сигналы на первом и втором выходах дешифратор, 18 представлены на фиг. 4е,ж, i пыходно1/ сигнал элемента 24 И представлен на фиг. 4з. сигналы на 4-х выходах реги- стра 15 представлены на фиг. 4и,к,л,м еыходной сигнал дешифратора 19 представлен и фиг. 4н, выходной сигнал элемента 29 задержки представлен на фиг. 4п, выходные сигналы триггеров 28 и 27 - на фиг. 4р,с. При этом гзо время действия выходного им- пуяьсз элемент 29 триггер 27 находится в неопредел вином состоянии, что не влияет на работу преобразователя.

Точность измерения преобразователя по сравнению с прототипом увеличивается в p -is при сохранении быстродействия, Однако появляется задержка в выдаче

информации на 2т тактов по сравнению с моментом, которому соответствует выходная информация преобразователя. Формула изобретения

Преобразователь угла поворота вала в

код. содержащий последовательно соединенные генератор импульсов, первый делитель частоты, формирователь питания, фазовращатель, селектор секторов, анало0 говые выходы которого подключены к входам аналого-цифрового преобразователя, выходы аналого-цифрового преобразователя подключены к группе входов блока функционального преобразования кодов,

5 выходы которого и цифровые выходы селектора секторов подключены, соответственно к младшим и старшим разрядам одной группы входов первого сумматора, первый регистр, отличающийся тем, что, с целью

0 повышения точности преобразователя, в него введены второй делитель частоты, две кодовые шины, первый и второй формирователи импульсов. второй и третий сумматоры, второй регистр, первый и второй

5 дешифраторы, четыре элемента И, два триггера, два элемента ИЛИ, счетчик импульсов, блок памяти, шифратор и элемент задержки, выход генератора импульсов подключен к входам счетчика импульсов, первого фор0 мирователя импульсов, к счетному входу второго делителя частоты, к управляющему входу блока памяти и к входам синхронизации селектора секторов, аналого-цифрового преобразователя и второго формирователя

5 импульсов, информационный вход которого соединен с одним из выходов формирователя питания, а выход подключен к установочному входу второго делителя частоты, информационные входы которого соедине0 ны с первой кодовой шиной, а выходы подключены к другой группе входов первого сумматора, выходы первого сумматора подключены к информационным входам блока памяти и к младшим разрядам первой груп5 пы входов второго сумматора, выходы двух старших разрядов первого сумматора подключены к входам первого дешифратора, первый выход которого подключен к первым входам первого м второго элементов И, вто0 рой выход первого дешифратора подключен к первым входам третьего и четвертого элементов И, выходы первого и третьего элементов И подключены к одним входам соответственно, первого и второго тригге5 ров, прямые выходы которых подключены соответственно к вторым входам четвертого и второго элементов И, а инверсные выходы - к вторым входам соответственно, третьего и первого элементов И, выходы второго и четвертого элементов И через первый элемент ИЛИ подключены к информационному входу второго регистра и к входу младшего из старших разрядов первой группы входов второго сумматора, выход четвертого элемента И подключен к входам остальных старших разрядов первой группы входов второго сумматора, выходы второго сумматора подключены к первой группе входов третьего сумматора, выходы которого подключены к информационным входам перво- го регистра, выходы которого являются выходами преобразователя и подключены к второй группе входов третьего сумматора, выходы счетчика импульсов подключены к адресным входам блока памяти, выходы ко- торого подключены к младшим разрядам второй группы входов второго сумматора, вход переноса второго сумматора соединен с второй кодовой шиной, выход старшего разряда второго регистра, выходы первого и второго триггеров подключены к входам

шифратора, выходы которого подключены к старшим разрядам второй группы входов второго сумматора, первый, второй и третий выходы первого формирователя импульсов подключены соответственно к тактовому входу первого регистра, к тактовому входу второго регистра и входу разрешения блока памяти, выход первого элемента ИЛИ, второй выход первого формирователя импульсов и выходы младших разрядов второго регистра подключены к входам второго дешифратора, выход которого через элемент задержки подключен к одному входу второго элемента ИЛИ, другой вход которого соединен с третьим выходом первого дешифратора, а выход подключен к входу сброса второго регистра и к другим входам первого и второго триггеров, один из цифровых выходов селектора секторов подключен к одному входу блока функционального преобразования кодов.

Фиг. 2

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством. С целью повышения точности путем скользящего усреднения выбранного числа мгновенных измерений угла с возможностью перехода через.максимальное значение кодов в преобразователе угла поворота вала в код, содержащем генератор импульсов, первый делитель частоты, формирователь питания, фазовращатель, селектор секторов, аналого-цифровой преобразователь (АЦП), блок функционального преобразования кодов, первый сумматор, первый регистр, введены второй делитель частоты, две кодовые шины, два формирователя им- , второй и третий сумматоры, второй регистр, два дешифратора, четыре элемента И, два триггера, два элемента ИЛИ, счетчик импульсов, блок памяти, шифратор и элемент задержки, фазовращатель преобразует многофазные опорные гармонические сигналы формирователя питания в фазомо- дулированные гармонические сигналы в функции перемещения. В селекторе секторов определяется номер сектора фазомодулиро- ванных сигналов фазовращателя. В АЦП формируется код отношения меньшего по модулю фазомодулированного сигнала фазовращателя к большему внутри сектора. В первом сумматоре формируются мгновенные значения кодов перемещения в виде разности фазного и опорного пилообразных кодов. Принцип скользящего усреднения основан на непрерывном суммировании 2Ш соседних мгновенных значений кодов. Образование каждого нового значения суммарного кода при поступлении очередного мгновенного значения кода сопровождается вычитанием мгновенного Значения кода, отстоящего от текущего на 2т значений. 4 ил. 1 табл. 00 со СА О О о

Фиг.З