Преобразователь угла поворота вала в код Советский патент 1993 года по МПК H03M1/64 H03M1/06 

первый блок 7 регистров, введен второй блок 6 формирователей импульсов, блоки 8 и 9 регистров, блоки 10-13 сумматоров, блок 14 элементов памяти, умножители 15 и 16, кодовые шины 17 и 18, Фазовращатели блока 4 с некратными коэффициентами электрической редукции устанавливают независимо друг от друга на входном валу без механической юстировки. В блоки 7 и 8 записывается. текущая информация об угловом положении фазовращателей. Блоки 9-16 и шины 17, 18 предназначены для определения взаимного расположения фазовращателей, согласования отсчетов и формирования однозначного позиционного кода для всех отсчетов в диапазоне 360°. 2 ил.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройствомМЦель -упрощение преобразователя путем исключения механической юстировки отсчетов и повышение точности. В преобразователь, содержащий генератор 1 импульсов, делитель 2 частоты, формирователь 3 питания, блок 4 фазовращателей, первый блок 5 формирователей импульсов,

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи аналоговых источников информации с цифровым вычислительным устройством.

Целью изобретения является упрощение преобразователя путем исключения механической юстировки отсчетов и повышение точности путем выбора фазовращателей с несовпадающими гармоническими составляющими погрешностей и их взаимной компенсации в ЦБК по известной методике.

На фиг. 1 показана структурная схема преобразователя угла поворота вала в код; на фиг. 2 - структурная схема одного из элементов блока памяти.

Преобразователь (фиг. 1) содержит генератор 1 импульсов, делитель 2 частоты, формирователь 3 питания, блок 4 фазовра- щателей, блоки 5 и 6 формирователей импульсов, блоки 7-9 регистров, блоки 10-13 сумматоров, блок 14 элементов памяти, умножители 15 и 16, кодовые шины 17 и 18.

Выходы преобразователя подключены к входам цифрового вычислительного комплекса (ЦБК) 19..

Элемент блока 14 (фиг. 2) содержит сумматоры 20 и 21, регистр 22, индикатор 23, коммутатор 24, шину 25 нулевого и шину 26 единичного потенциала.

Блок 4 содержит фазовращатель 4/1 грубого отсчета (ГО) (с коэффициентом электрической редукции Р1), фазовращатель 4/2 промежуточного отсчета (ПО) с коэффици- ентом электрической редукции Р2 и фа- .зовращатель 4/3 точного отсчета ТО с коэффициентом электрической редукции РЗ, Всефазовращателиустановленынаодном валу и выполнены в виде однофазных фазов- ращателей с фазосдвигающими элемента- ми. Выходы фазовращателей блока 4 с положительным смещением по фазе в функции угла а поворота вала подключены к информационным входам формирователей блока 5. Выходы формирователей блока 5 подключены к тактовым входам соответствующих регистров блока 7, а выходы формирователей блока 6 подключены к тактовым входам соответствующих регистров блока 8. Информационные входы всех регистров блоков 7 и 8 соединены с выходами разрядов делителя 2 частоты, а выходы регистров блоков 7 и 8 попарно подключены к суммирующим и вычитающим входам сумматоров блока 10. Выходы фазовращателей .блока 4 с отрицательным смещением по фазе в функции а подключены к информационным входам формирователей блока 6.

Выходы разрядов сумматоров 10/1 ( 10/2 (без учета знака) подключены к одной группе входов сумматоров 20 блока 14/1 и 14/2 соответственно. Выходы младших (К-1) разрядов регистров 7/1, 7/2 подключены к суммирующим входам сумматоров 21 блоков 14/1, 14/2, вычитающие входы которых соединены с выходами (К-1) старших разрядов соответствующих сумматоров 20. Выходы младших согласующих разрядов умножителей 16, 15 подключены к группе суммирующих входов сумматоров 21 блоков 14/3,14/14, группа вычитающих входов которых соединена с выходами равноценных старших разрядов соответствующих сумматоров 20. Одна группа входов сумматора 20 блоков 14/3, 14/4 соединена с выходами старших разрядов сумматора 10/3 и регистра 9/2 соответственно. Эти разряды по своей цене эквивалентны младшим согласующим разрядам умножителей 16 и 15 и следующему за ним младшему разряду. Другая группа входов сумматоров 20 постоянно подключена к шинам 26 и 25 единичного и нулевого потенциалов, при этом вход старшего разряда и вход следующего младшего после младшего согласующего разряда подключены к шине 26, а остальные разряды подключены к шине 25.

Выходы разрядов модуля сумматора 21 подключены к информационным входам регистра 22, тактовый вход которого является тактовым входом соответствующего элемента блока 14. Выход регистра 22 подключен к индикатору 23. Информация коммутатора 24 устанавливается перемычками с шинами

единичного 26 и нулевого 25 потенциалов в зависимости от информации на выходах индикатора 23. Выходы регистров 7/1. 7/2, умножителей 16, 15 подключены к суммирующим входам сумматоров блока 11, а выходы элементов 14/1,14/2.14/3,14/4 подключены к вычитающим входам эквивалентных по цене разрядов сумматоров блока 11. Выход знакового разряда сумматоров блока 11 не используется. Выход старшего разряда модуля каждого из сумматоров 11/1,11/2 подключен к одному входу соответствующего одноразрядного сумматора 13/1, 13/2. Выходы старших (К-1) разрядов сумматоров 10/1, 10/2 подключены к суммирующим входам, а выходы младших (К-1) разрядов сумматоров 11/1, 11/2 подключены к вычитающим входам сумматоров 12/1. 12/2 соответственно. Выходы знаковых разрядов сумматоров 12/1, 12/2 подключены к другому входу соответствующих одноразрядных сумматоров 13/1, 13/2. Выходы сумматоров 13/1, 13/2.подключены к входам старших (К+1)-х разрядов регистров 9/1, 9/2, а выходы К разрядов сумматоров 10/1, 10/2 подключены к входам К младших разрядов регистров 9/1, 9/2 соответственно. Выходы (К+1) разрядов регистра 9/1 подключены к одной группе входов умножителя 15, другая группа входов которого соединена с кодовой шиной 17. Код шины 17 равен отношению Р 2/Р 1 коэффициентов электрической редукции фазовращателей 4/2 и 4/1. Выходы старших (значащих) разрядов модуля сумматора 11/3, 11/4 подключены к одной группе входов сумматоров 13/3, 13/4. Выходы младших согласующих разрядов сумматоров 11/3, 11/4 подключены к вычитающим входам сумматоров 12/3, 12/4 соответственно, суммирующие входы которых соединены с выходами старших разрядов сумматора 10/3 и регистра 9/2. Выходы знаковых разрядов сумматоров 12/3, 12/4 подключены к младшему разряду другой группы входов соответствующих сумматоров 13/3, 13/4. Остальные старшие разрядов другой группы входов сумматоров 13/3, 13/4 соединены с общей шиной (на чертеже не показано). Выходы сумматоров 13/3, 13/4 подключены к входам старших разрядов регистров 9/3, 9/4, выходы К-разрядов сумматора 10/3, регистра 9/2 подключены к входам К младших разрядов регистров 9/3 и 9/4 соответственно. Выходы всех разрядов регистра 9/4 подключены к одной группе входов умножителя 16, другая группа входов которого соединена с кодовой шиной 18. Код шины 18 равен отношению РЗ/Р2 коэффициентов электрической редукции фазовращателей 4/3 и 4/2.

Выход генератора 1 импульсов подключен к тактовым входам формирователей импульсов блоков 5 и 6, тактовым входам регистров 22 блока 14 памяти и тактовым 5 входам регистров блока 9.

Выходы регистра 9/3 и умножителя 16 подключены к входам ЦБК 19

Преобразователь работает следующим образом.

0 Генератор 1 вырабатывает высокочастотные импульсы частотой f™. На выходах разрядов делителя 2 частоты формируется пилообразно изменяющийся код с частотой fn f™/2K. Формирователь 3 вырабатывает

5 синусоидальный сигнал переменного тока частоты fn для питания фазовращателей блока 4. На выходах каждого фазовращате- ля блока 4 вырабатываются два сигнала переменного тока частоты fn, сдвинутые по

0 фазе на углы ± Р а , где Р - коэффициент электрической редукции соответствующего фазовращателя. Формирователи блока 5 вырабатывают импульсы при переходе через ноль выходных сигналов фазовращате5 лей блока 5 (например, при положительном градиенте), сдвинутых по фазе на угол + Ра. Формирователи блока 6 вырабатывают импульсы при переходе через ноль выходных сигналов фазовращателей блока 4.

0. сдвинутых по фазе на угол -Ра .По передним фронтам выходных импульсов формирователей блока 5 код делителя 2 частоты записывается в соответствующие регистры блока 7, а по передним фронтам выходных

5 импульсов формирователей блока 6 код делителя 2 записывается в соответствующие регистры блока 8. Для исключения сбоев при записи кодов делителя 2 в регистры блоков 7 и 8 в формирователях блоков 5 и 6

0 производится синхронизация формируемых импульсов сигналами генератора 1. В сумматорах блока 10 формируются разности кодов (без учета знака) соответствующих регистров блоков 7 и 8. При этом скорость

5 изменения кодов в сумматорах, блока 10 вдвое превышает скорость изменения кодов в регистрах блоков 7 и 8. что равносильно удвоению коэффициента Р электрической редукции фазовращателей блока 4. В процес0 се вычитания кодов в сумматорах блока 10 происходит компенсация погрешности смещения входного напряжения блока 4 относительно кода делителя 2.

В преобразователе отсутствует началь5 ная юстировка нулевых положений фззов- ращателей блока 4 относительно друг друга, а также нулевых кодов регистров блоков 7, 8 и сумматоров блока 10 относительно друг друга. В сумматорах 20 блока 14 произвоВ сумматоре 12/3 сравнивается код младших согласующих разрядов сумматора 11/4 с кодом равнозначных старших разрядов сумматора 10/3. Знак разности Nioc-Niic с выхода сумматора 12/3 сумми- руется в сумматоре 13/3 с кодом старших значащих разрядов сумматора 11/3, Результат суммируется с выходов сумматора 13/3 записывается фронтом выходного импульса генератора 1 в старшие разряды ре- гистра 9/3, в младшие К разрядов которого записывается выходной код сумматора 10/3. В результате в регистре 9/3 сформируется полный выходной код преобразователя. Точность выходного кода в регистрах 9/3 и 9/4 определяется точностью формирования кодов соответственно в сумматорах 10/3 и 10/2, В ЦБК 19 производится цифровая коррекция технологических погрешностей путем сравнения выходных кодов умножителя 16 и регистра 9, выделения высших пространственных гармонических составляющих и их компенсация. Начальным кодом может быть любой код преобразователя, соответствующий принятому исходно- му угловому положению. Начальный код может быть сформирован в виде перемычек с шинами единичного и нулевого потенциала и подан на вычитающие входы сумматора, входящего в состав ЦБК, на суммирующие входы этого сумматора поступает выходной код регистра 9/3 (регистра 9/2). Срабатывание регистров 22 блока 14 и регистров блока 9 может осуществляться от одних и тех же фронтов выходных импульсов генератора 1, что и срабатывание регистров блоков 7 и 8 (например, как это осуществляется в сдвигающем регистре). Для повышения быстродействия можно осуществлять срабатывание регистров блоков 7,8. 9/4 регистра 22 блока 14/4 по одним фронтам импульсов генератора 1, а срабатывание регистров 9/1, 9/2, 9/3 и регистров 22 блоков 14/1, 14/2, 14/3 - по другим фронтам, что не имеет существенного значения для достижения цели изо- бретения, а поэтому не отражено на чертеже и в формуле изобретения.

В процессе эксплуатации все блоки преобразователя за исключением блока 14 памяти работают аналогично описанному процессу формирования выходного кода. Блок 14 работает только на воспроизведение кодов на вычитающие входы сумматоров блока 11. Поскольку выходы блока 14 выполнены в виде перемычек с шинами.еди- ничного и нулевого потенциала, выходная информация блока 14 не стирается при любых переключателях питающих напряжений. В сумматорах блока 10 формируются текущие значения К младших разрядов кодов, соответствующих углам поворота фз- зооращателей блока 4. В сумматорах 13/1 и 13/2 Формируется по одному старшему разряду для кодов сумматоров ТО/1 и 10/2. В регистрах 9/1 и 9/2 формируются независимые друг от друга текущие значения (К-И) разрядов кодов углов поворота фазовраща- телей4/1 и 4/2. С помощью блоков 15, 14/4. 11/4. 12/4, 13/4 производится согласование кодов регистров 9/1 и 9/2. В регистре 9/4 формируется согласованный код регистров 9/1 и 9/2 с дискретностью

Дат 2л:/Р 1 2 1 .С помощью блоков 16. 14/3, 11/3, 12/3 и 13/3 производится согласование кодов регистра 9/4 и сумматора 10/3. В регистре 9/3 формируется выходной код преобразователя с дискретностью

Д(72 2я/Р 3 2 k + 1 . Диапазон однозначного преобразователя равен 2 л /Р1.

Достоинством преобразователя является высокая точность, которая обеспечивается высокой точностью формирования кодов в сумматорах 10/3. 10/2 и возможностью взаимной коррекции кодов 9/3 и умножителя 16 с помощью ЦВ К по известной методике. Отсутствие механической юстировки фазоврачцателей и отсчетов в каждом фэзов- ращателе упрощает преобразователь, обеспечивая возможность оперативной замены фазовращателей и электронного прибора в процессе эксплуатации, расширяет допуски на нестабильность работы формирователя питания, на технологические погрешности фа.зовращателей 4/.1 и 4/2.

Формула изобретения Преобразователь угла поворота вала в код, содержащий последовательно соединенные генератор импульсов, делитель час-, тоты, формирователь питания, выход которого подключен к входу блока фазовращателей, одна группа выходов блока фазовращателей подключена к группе входов первого блока формирователей импульсов, выходы которого подключены к тактовым входам первого блока регистров, отличающийся тем, что, с целью повышения точности и упрощения преобразователя, в него введены второй блок формирователей импульсов, второй и третий блоки регистров, с первого по четвертый блоки сумматоров, блок элементов памяти, первый и второй умножители, первая и вторая кодовые шины, другая группа выходов блока фазовращателей подключена к группе входов .второго блока формирователей импульсов, выходы которого подключены к тактовым входам второго блока регистров, информационные входы первого и второго блоков регистров соединены с выходами разрядов

делителя частоты, а группы выходов первого и второго блоков регистров попарно подключены к группам входов первого блока сумматоров, первая, вторая и третья группы выходов первого блока сумматоров подклю- чены соответственно к первым, вторым и третьим группам входов блока элементов памяти, третьего блока сумматоров и третьего блока регистров, первая и вторая группы выходов третьего блока регистров подклю- чены к первым группам входов соответственно первого и второго умножителей, вторые группы входов которых соединены соответственно с первой и второй кодовыми шинами, третья группа выходов третьего блока регистров подключена к четвертым группам входов блока элементов памяти, третьего блока сумматоров и третьего блока регистров, первая и вторая группы выходов первого блока регистров, группы выходов второго и первого умножителей подключены соответственно к пятым, шестым, седьмым и восьмым группам входов блока элементов памяти, к первым, вторым, третьим и четвертым группам входов второго бло- ка сумматоров, группы входов с пятой по

2С

JL

U

м j fee /.

75 ttu.fttf

v-t

Z3 ИнЭ.

гу

В

i-Xiij

восьмую которого соединены соответственно с группами выходов с первой по четвертую блока элементов памяти, группы выходов с первой по четвертую второго блока сумматоров подключены к группам входов с пятой по восьмую третьего блока сумматора, выходы с первого по четвертый которого подключены к входам с первого по четвертый четвертого блока сумматоров, первый и второй выходы, пятая и шестая группы выходов второго блока сумматоров подключены соответственно к пятому и шестому входам, первой и второй группам входов четвертого блока сумматоров, первый и второй выходы, первая и вторая группы выходов которого подключены соответственно к первому и второму информационным входам, к пятой и шестой группам входов третьего блока регистров, четвертая группа выходов третьего блока регистров и группа выходов второго умножителя являются первой и второй группами выходов преобразователя, выход генератора импульсов подключен к синхронизирующим входам первого и второго блоков формирователей импульсов.

Ш

L

га

.Такт

j

n

г

I

I

XTJ