Устройство для дистанционного программного управления сигнализацией и электропроводными механизмами Советский патент 1993 года по МПК G05B19/08 

Изобретение относится к устройствам управления и может применяться в системах автоматизации технологическим оборудованием.

Цель изобретения - упрощение конструкции устройства путем сокращения числа логических элементов и количества командных шин, а также повышение быстродействия за счет обеспечения последовательного выполнения двух операций на одном такте.

Предлагаемое устройство поясняется чертежами (фиг. 1-7).

Устройство (фиг.1) состоит из входного блока 1, входы которого подключены к адресным шинам и первичным датчикам (на чертеже не показаны, представлены значениями сигналов Xi...Xn, а выход связан с блоком 2 коммутации (далее обозначенным БК), содержащим дешифратор 3, связанный входами с командными шинами С-|...Сз, а выходами соответственно с входами перво00

о

ю ю IGJ

со

го и второго элементов И 4 и 5, выходы которых через элемент ИЛИ 6 подключены к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7, второй вход которого связан с командной шиной, а выход через третий элемент И 8 связан с управляющим входом триггера 9, информационный вход которого соединен с соответствующей командной шиной, а выход подключен к выходному блоку 10 и блоку 11 оперативной памяти, связанных с выходом блока 12 синхронизации, содержащего первый счетный триггер 13, подключенный прямым выходом к элементу И 14, а инверсным выходом к первым входам элементов И 15 и И-НЕ 16, второй вход последнего подключен к выходу элемента И 17, входы которого связаны с прямым выходом второго счетного триггера 18 и с выходом инвертора 19, вход которого является входом блока синхронизации и связан с генератором импульсов 20. Управляет работой всего устройства программный блок 21, связанный со всеми блоками устройства.

Необходимо учесть, что выход вновь введенного элемента И 15 в блоке синхронизации 12 соединен с блоками выходным 10 и оперативной памяти 11 и обеспечивает запись информации в ячейки памяти этих блоков во второй четверти такта, выход элемента 17 обеспечивает запись информации в триггер 9 в третьей четверти такта, что следует из приведенных диаграмм работы блока синхронизации 12 (фиг.6). Это позволяет на одном такте вначале (во второй четверти такта) записывать информацию из триггера 9. в блоки 10 и 11, а затем записывать новую информацию в триггер 9 (в третьей четверти такта). В остальном работа блока синхронизации аналогична его работе в прототипе. Генератор импульсов 20 формирует непрерывную последовательность прямоугольных импульсов, которые поступают на вход блока 12 синхронизации. С прямого выхода триггера 13 импульсы поступают на вход элемента И 14, который по их совпадению с импульсами генератора 20 импульсов выдает тактовые импульсы, поступающие на вход программного блока 21, который на основе этих тактовых импульсов формирует команды управления. Причем в результате возможного сбоя синхроимпульса относительно тактового импульса элемент И-НЕ 16 сформирует импульс сброса, который обнулит счетный триггер 18 и положение синхроимпульса восстановится (см. диаграмму на фиг.7). Все счетные триггеры срабатывают по заднему фронту импульсов.

Стрелками, направленными к элементам и блокам, помечены входы всех элементов и блоков.

Ci.,,C5 - командные сигналы, управляющие работой БК2.

Ce...Cj - адресные командные сигналы, определяющие необходимую ячейку памяти в блоках 10, 11 или нужный вход в блоке 1, Входной блок 1 известной конструкции дан на фиг.2. Он состоит из элементов согласования 22, на входы которых поступают двоичные сигналы от дискретных датчиков,

а с выхода снимаются унифицированные сигналы, соответствующие логическим сигналам О и 1, элементов считывания 23, в качестве которых можно использовать двух- входовые элементы И, элемента ИЛИ 24,

5 управляемого элементами считывания 24, и дешифратор 25, управляющего элементами 24 по адресным командам из программного блока 21.

Выходной блок 10 (фиг.З) состоит из эле0 ментов И 26, стандартных ячеек памяти (триггеров) 27, куда заносится информация из БК 2 и соответствующих усилителей 28, передающих логические сигналы из ячеек памяти на электроприводные механизмы

5 Или световую индикацию, по адресным командам из программного блока 21 и БК 2, поступающих на дешифратор 29.

В качестве примера на фиг.4 изображена функциональная схема программного

0 блока 21 известной конструкции.

Программный блок 21 состоит из стандартных элементов: счетчика импульсов 30, дешифратора 31, распределяющего импульсы во времени и по направлению, диодной

5 матрицы с горизонтальными и командными шинами, диодов и инверторов (на чертеже не показаны) или, как в примере, стандартных ППЗУ и ПЗУ 32, выполненных, например, на микросхемах серии 155РЕЗ,

0 К573РФ1 и т.д., в которых записана программа работы всего устройства.

Блок оперативной памяти 11, который состоит из ячеек памяти, элементов записи и считывания и в качестве которого могут

5 быть использованы стандартные ОЗУ (оперативные запоминающие устройства) или, как в примере, приведенном на фиг.5, блок оперативной памяти содержит элементы 33 обращения к ячейкам памяти, в качестве

0 которых могут быть использованы элементы И, ячейки памяти 34, элементы считывания 35, в качестве которых могут быть использованы элементы И, элемент ИЛИ 36, и первый и второй дешифраторы 37. По командам,

5 поступающим из БК 2 и программного блока 21 первый дешифратор 37, через соответствующий элемент 33 заносит в соответствующую ячейку памяти 34 информацию, поступающую из БК 2, а второй дешифратор 37 по командам из БК 2 и программного

блока 21 считывает информацию через элемент считывания 35 из соответствующей ячейки 34, которая через элемент ИЛИ 36 поступает на вход БК 2.

В качестве триггера 9 можно использо- вать стандартный двухтактный D-триггер, например, типа К176ТМ2, при этом на тактовый вход С подается сигнал с выхода элемента И 7, а на D-вход - информационный сигнал Cs из программного блока. Перед работой триггер устанавливается в исходное, например единичное, состояние путем подачи сигнала на установочный вход.

Принцип действия предлагаемого устройства рассмотрим на примере работы электропривода в зависимости от результата вычисления логической функции ХтХах х(Хз + Х4), причем значения XL Xa и Хз поступают от датчиков, а значение Х4 предварительно записано в блок оперативной памяти 11.

Перед началом работы триггер 9 устанавливается в исходное единичное состояние, т.е. на его выходе присутствует логическая единица.

Будем считать, что при сочетании команд Ci, Са, Сз соответственно 100 активизируется первый верхний выход дешифратора 3, при 010- второй выход, при 110 - третий выход, а при 001 - четвертый нижний выходдешифратора 3. Оговоримся, что запись значения Cs происходит в триггер 9, когда на его управляющем входе находится логическая единица.

На первом такте необходимо подать из программного блока команды Ci 1, Са О, Сз 0, С4 1, С5 0 и путем адресных команд CS...GJ найти значение Xi в блоке 1 и подать его на верхний вход элемента И4. При этом значение Xi под действием команд Ci 1, Са 0, Сз О, СА 1 инвертируется и поступит через элементы 4, 6, 7 и 8 в третьей четверти первого такта на управляющий (тактовый) вход триггера 9. При этом, если X 1, то триггер 9 останется в прежнем состо- янии, а если X 0, то триггер 9 перейдет в нулевое состояние. На втором такте аналогично под действием тех же команд Ci...Cs значение Ха, при соответствующих информационных командах Ce...Cj поступит на тактовый вход триггера 9 и также при Ха 1 состояние триггера 9 останется в предыдущем состоянии, а если Ха 0, то предыдущее, например, единичное состояние триггера 9 перейдет в нулевое состояние, а если триггер 9 был в нулевом состоянии, то он также в этом состоянии и останется. Переход состояния триггера 9 всегда происходит в третьей четверти такта. На третьем такте под действием команд Ci 1, Са 1,

Сз О, С4 1, Cs 0 во второй четверти третьего такта значение выхода триггера 9 запишется в блок оперативной памяти, т.к. активизируется третья шина дешифратора 3.

Запись произойдет в ячейку памяти с адресом, определяемым значением команд Сб-..Cj.

В третьей четверти третьего такта произойдет под действием команды С4 1 запись нулевого значения информации Cs в триггер 9. На четвертом такте под действием команд Ci 1, Са 0, Сз О, С4 О, СБ 1 и соответственно значений Ce...Cj входной сигнал Хз в третьей четверти четвертого такта появится на управляющем входе триггера 9 и, если Хз 0, то состояние триггера 9 не изменится, а если Хз 1, то триггер 9 перейдет в единичное состояние.

На пятом такте под действием команд d 0, Са 1, Сз P. C4 1, Cs 1 активизируется вторая шина дешифратора 3 и значение Х4, определяемое адресом Ce...Cj и значением С4 1 из блока 11, через элементы 5, 6, 7 и 8 в третьей четверти такта появится на управляющем входе триггера 9. Если Х4 0, то произойдет установка триггера 9 в единичное состояние.

Если Х4 1, то состояние триггера 9 останется прежним.

На шестом такте при значениях командных сигналов Ci 0, Са 1, Сз О, С4 1, Cs 0 значение результата вычисления функций Xi -Xa ранее записанное в блок оперативной памяти 11 через элементы 5, 6, 7 и 8 подается на тактовый вход триггера 9 и, если Xi Ха 1, то значение сигнала на выходе триггера 9 не меняется, т.к. на его тактовом входе имеется нулевой сигнал, а если XvXa 0, то триггер 9 переключается в нулевое состояние.

Поэтому если при Xi-Xa 1 значение функции, вычисленной на предыдущих тактах, т.е. Хз + Х4 1, то значение сигнала на выходе триггера 9 равно 1, если Хз + Х4 О, то на выходе триггера 9 имеется нулевой сигнал. На седьмом такте выходное значение триггера 9, т.е. результат вычисления функции Xi Ха (Хз + X-q) записывается в выходной блок по командам Ci 0, Са О, Сз 1. При этом активизируется нижний выход дешифратора блока 10 значение логического сигнала с выхода триггера 9.

Ячейка памяти соответствует адресу, код которого определяется адресными командами Сб..-Cj.

Как следует из приведенного примера, если обозначить через Т значение сигнала на выходе элемента 8 и на тактовом входе триггера 9. а через Y значение на выходе

триггера 9, то работа триггера 9 на любом такте, обозначенном через t, можно описать выражением:

Yt C5tTt+7t.Y(t-i),

где Tt - наличие на такте (в третьей его четверти) импульса, разрешающего запись значения Cs в триггер 9;

Tt - отсутствие импульса разрешения записи на такте;

Cst - значение сигнала на информационном входе триггера 9 на такте;

Yt - значение сигнала на выходе триггера 9 по окончании такта;

Y(t-i) - значение сигнала на выходе триггера 9 по окончании предыдущего такта относительно такта t, т.е. по окончанию (t-1)-ro такта.

В приведенном примере показано, каким образом с помощью элементов 3-9 по командам Cr...Cs можно находить значения логического произведения (X-i -Xa), логической суммы (Хз + X/i) и инверсии (Хз) переменных, находящиеся в блоках 1 и 11, а при помощи информационных сигналов Ce...Cj можно на разных тактах отыскивать адреса любых переменных во входном блоке 1, в блоке оперативной памяти 11 и в выходном блоке 10. Таким образом, в предлагаемом устройстве по тактам можно реализовать функционально полный набор булевых функций, что позволяет вычислять последовательно по тактам любую функцию алгебры логики, представленную в последовательно-параллельной форме. Как уже отмечалось выше, возможность на одном такте одновременно сначала (во второй четверти) записать значение результатов промежуточных вычислений в блок оперативной памяти или выходной блок, а затем в третьей четверти того же такта проводить операцию в триггере 9, позволяет сократить количество тактов при реализации той или иной функции.

Технико-экономический эффект от применения предложенного решения состоит в упрощении разработки и эксплуатации устройства за счетупр.ощения его конструкции, а также в упрощении процесса программирования за счет сокращения числа команд- ных шин. Например, в прототипе 9 командных шин, 40 элементов и блоков, а в предложенном решении соответственно 5 и 21.

Формула изобретения

Устройство для дистанционного программного управления сигнализацией и электроприводными механизмами, содержащее входной и выходной блоки, блок оперативной памяти, генератор импульсов, программный блок, блок коммутации, содержащий управляемый триггер, три эле- 5 мента И и элемент ИЛИ, трехвходовый дешифратор, соединенный входами с группой входов задания блока, первый и второй выходы дешифратора соединены соответственно с первыми входами первого и второго

0 элементов И, вторые входы которых подключены к первому и второму информационным входам блока коммутации, а выходы соединены с входами элемента ИЛИ, а также блок синхронизации, состоящий из пер5 вого и второго счетных триггеров, двух элементов И, элемента И-НЕ, инвертора, причем входы инвертора, первого элемента И и первого счетного триггера соединены с выходом генератора импульсов, а выход ин0 вертора - с входом второго счетного триггера, прямые выходы первого и второго счетных триггеров соединены с первыми входами соответственно первого и второго элементов И, выход второго элемента И со5 единен с первым входом элемента И-НЕ, второй вход которого подключен к инверсному выходу первого счетного триггера, а выход - к входу сброса второго счетного триггера, выход первого элемента И соеди0 нен с первым выходом блока, при этом первый информационный вход блока коммутации соединен с выходом входного блока, первая группа информационных входов которого соединена с первой группой

5 входов устройства, вторая группа информационных входов - с второй группой входов устройства, второй информационный вход- с третьим выходом блока синхронизации, а выход- с первыми информационными вхо0 дами выходного блока и блока оперативной памяти, вторые информационные входы которых подключены к второму выходу блока синхронизации, первый выход которого подключен к счетному входу программного

5 блока, первая группа выходов задания которого соединена с группами входов задания входного, выходного блоков и блока оперативной памяти, вторая группа выходов задания программного блока подключена к

0 соответствующим входам задания блока коммутации, отличающееся тем, что, с целью упрощения конструкции устройства, повышения его быстродействия, в блок коммутации введен элемент ИСКЛЮЧАЮ5 ЩЕЕ ИЛИ, первый и второй входы которого соединены с первым входом задания блока и с выходом элемента ИЛИ соответственно, а выход - с первым входом третьего элемента И, выход которого соединен с управляющим входом управляемого триггера,

информационный вход которого соединен с вторым входом задания блока, второй вход третьего элемента И соединен с третьим информационным входом блока коммутации, а в блок синхронизации введен третий элемент И, первый и второй входы

которого подключены соответственно к выходу генератора импульсов и к инверсному выходу второго счетного триггера, а выход - к второму выходу блока синхронизации, выход второго элемента И соединен с третьим выходом блока.

Изобретение относится к системам автоматики и может применяться в схемах автоматического управления машинами, механизмами, поточно-транспортными системами и т.д. Изобретение позволит упростить конструкцию устройства и процесс программирования. Для этого в устройство, содержащее входной и выходной блоки, блок оперативной памяти, блок синхронизации, программный блок и генератор импульсов, введен элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с соответствующими связями, а в блок синхронизации введен элемент И, входы которого подключены к генератору импульсов и к инверсному выходу одного из счетных триггеров, а выход синхронизирует процесс записи в ячейки памяти блока оперативной памяти и выходного блока, что позволяет на одном такте производить две операции по записи переменных в управляемый триггер и в перечисленные выше блоки. Введение элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с новыми связями позволяет уменьшить количество логических элементов, участвующих в процессе коммутации и вычислении функций алгебры Буля, и сократить число командных шин, что упрощает конструкцию устройства и процесс программирования, а включение элемента И с новыми связями в блок синхронизации позволяет сократить число тактов для выполнения отдельных операций в процессе реализации программы. 7 ил. со с

Фиг. /

т

OJ

CN

CD

CO

III, I

s § fc fe

l

iwtte&M&

HfrJ PXOVp t/l

1 J Я9& f

CSSL08L