ПРОГРАММИРУЕМОЕ УСТРОЙСТВО ДЛЯ ЛОГИЧЕСКОГО УПРАВЛЕНИЯ ЭЛЕКТРОПРИВОДАМИ И СИГНАЛИЗАЦИЕЙ Российский патент 1997 года по МПК G05B19/08 

Изобретение относится к устройствам управления и может применяться в системах автоматизации технологического оборудования.

Известно устройство, содержащее входной блок, блок коммутации, подключенный выходом к вычислительному блоку, выход которого связан с блоком оперативной памяти и выходным блоком, программный блок, выходы которого подключены через командные и адресные шины ко входам всех перечисленных выше блоков, генератор импульсов (авт. св. N 1652964, кл. G 05 B 19/08, 1991).

Недостатком данного устройства является сложность коммутационного и вычислительного блоков.

Наиболее близким по технической сущности является устройство, содержащее входной и выходной блоки, блоки оперативной памяти и синхронизации, адресные шины, генератор импульсов, программный блок, блок коммутации, состоящий из трехвходового дешифратора, двухвходовых элементов И, элементов ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ и управляемой ячейки памяти, командные шины, соединяющие программный блок с соответствующими входами трехвходового дешифратора, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, и ячейки памяти (заявка СССР N 4860077/24 от 15.08.90, положительное решение от 30.08.91).

К недостаткам этого устройства можно отнести относительно низкое быстродействие.

Целью предлагаемого изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее входной и выходной блоки, блок оперативной памяти, генератор импульсов, блок синхронизации, адресные и командные шины, программный блок и блок коммутации, причем генератор импульсов соединен с входом блока синхронизации, первый выход которого подключен к первым входам выходного блока и блока оперативной памяти, а второй выход блока синхронизации подключен к входу программного блока, выходы последнего связаны адресными шинами с входным и выходным блоками и с блоком оперативной памяти, а командными шинами с входами блока коммутации, содержащего дешифратор, элементы 2-2И-ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И и первую управляемую ячейку памяти, при этом первый и второй выходы дешифратора связаны с первыми входами элемента 2-2И-2ИЛИ, вторые входы которого подключены к выходам входного блока и блока оперативной памяти, а выход связан с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом элемента И, выход которого соединен с управляющим входом первой управляемой ячейки памяти, при этом информационные входы входного блока являются информационными входами устройства, а выходы выходного блока являются выходами управления электроприводами и сигнализацией устройства, входы дешифратора связаны тремя командными шинами с программным блоком, третий выход дешифратора соединен со вторым входом блока оперативной памяти, четвертый выход дешифратора соединен со вторым входом выходного блока, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен четвертой командной шиной с программным блоком, дополнительно введены вторая управляемая ячейка памяти, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй элемент И, элементы ИЛИ и НЕ, причем первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом первой управляемой ячейки памяти, второй вход связан пятой командной шиной с программным блоком, а выход соединен с первым входом элемента ИЛИ, второй и третий входы последнего подключены соответственно к третьему и четвертому выходам дешифратора, а выход к первому входу второго элемента И, второй вход которого соединен с третьим выходом блока синхронизации, третий вход второго элемента И связан шестой командной шиной с программным блоком, а выход с управляющим входом второй управляемой ячейки памяти, информационный вход которой через элемент НЕ связан с информационным входом первой управляемой ячейки памяти и пятой командной шиной с выходом программного блока, а выход второй управляемой ячейки памяти подключен к третьим входам блока оперативной памяти и выходного блока, при этом первый выход блока синхронизации соединен со вторым входом первого элемента И.

В предлагаемом устройстве в отличие от прототипа создается возможность некоторые операции, связанные с процессом определения результата вычисления булевых функций, реализовывать без дополнительного обращения в блок оперативной памяти, сокращая при этом число тактов, связанных с дополнительной пересылкой информации внутри устройства.

На фиг. 1 изображено предлагаемое устройство.

Программируемое устройство состоит из входного блока 1, входы которого подключены к адресным шинам и первичным датчикам, представленным значениями сигналов X1.Xn, а выход связан с блоком коммутации (далее БК2), содержащим дешифратор 3, связанный входами с командными шинами С1.С3, а двумя выходами соответственно с входами элемента 2-2И-2ИЛИ 4, выход которого через первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 5, и элемент И 6 подключен к первой ячейке памяти 7, выход последней соединен с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 8, выход которого через элементы ИЛИ 9 и И 10 подключен к информационному входу второй ячейки памяти 11, управляющей вход которой соединен с выходом элемента НЕ 12, а выход с соответствующими входами выходного блока 13 и блока оперативной памяти 14, своим вторым входом связанного с блоком синхронизации 15, выход которого подключен к входу программного блока 16, а вход к генератору импульсов 17.

На фиг. 2 представлена функциональная схема входного блока 1 известной конструкции. Он состоит из элементов согласования 18, на входы которых поступают двоичные сигналы от дискретных датчиков X1.Xn, а с выхода снимаются унифицированные сигналы, соответствующие логическим сигналам "0" и "1", элементов считывания 19, в качестве которых можно использовать двухвходовые элементы И, связанного с ним элемента ИЛИ 20 и дешифратора 21, управляющего элементами 19 по адресным командам С7.Сj из программного блока 16.

На фиг. 3 изображен выходной блок 13, который состоит из элементов И 22, стандартных ячеек памяти (триггеров) 23, куда заносится информация из блока БК2 и соответствующих усилителей 24, передающих логические сигналы из ячеек памяти на электроприводные механизмы и световую индикацию по адресным и управляющим командам из программного блока 16 и БК2, поступающим на дешифратор 25.

На фиг. 4 в качестве примера изображена функциональная схема программного блока 16 известной конструкции.

Программный блок 16 (фиг. 4) состоит из стандартных элементов: счетчика импульсов 26, дешифратора 27, распределяющего импульсы во времени и по направлению, диодной матрицы с горизонтальными и командными шинами, диодов и инверторов (на чертеже не показаны) или, как в примере на фиг. 4, стандартных ППЗУ 28, выполненных, например, на микросхемах серии 155РЕ3, К573РФ1 и т.д. в которых записана программа работы всего устройства.

Блок оперативной памяти 14, который состоит из ячеек памяти, элементов записи и считывания и в качестве которого может быть использованы стандартные ОЗУ (оперативные запоминающие устройства), или, как в примере на фиг. 5, блок оперативной памяти содержит элементы 29 обращения к ячейкам памяти, в качестве которых могут быть использованы элементы И, ячейки памяти 30, элементы считывания 31, в качестве которых могут быть использованы элементы И, элемент ИЛИ 32 и первый и второй дешифраторы 33. По командам, поступающим из БК2 и программного блока 16, первый дешифратор 33 через соответствующий элемент 29 заносит в соответствующую ячейку памяти информацию, поступающую из БК2, а второй дешифратор 33 по командам из БК2 и программного блока 16 считывает информацию через элемент считывания 31 из соответствующей ячейки 30, которая через элемент ИЛИ 32 поступает на вход БК2.

В качестве ячеек памяти 7 и 11 (фиг. 1) можно использовать стандартный двухтактный D-триггер, например типа К176ТМ2, при этом на тактовый вход "С" подается сигнал с выходов элементов И 6 и И 10, а на "D"-вход подается информационный сигнал С5 или из программного блока 16. Перед работой триггеры устанавливаются в исходное, например, единичное (нулевое) состояние путем подачи соответствующих сигналов на установочные входы.

Надо также учесть, что выход элемента И 36 в известном блоке синхронизации 15 (фиг.6) соединен с элементом И 6 (фиг. 1) и с блоками выходным 13 и оперативной памяти 14 и обеспечивает запись информации в ячейки памяти этих блоков и ячейку памяти 7 (фиг. 1) во второй четверти такта, выход элемента 38 обеспечивает запись информации через элемент И 10 в триггер 11 (фиг. 1) в третьей четверти такта, что следует из приведенных диаграмм работы блока синхронизации 15 на фиг. 7. Это позволяет на одном такте вначале (во второй четверти такта) записывать информацию из триггера 11 в блоки 13 и 14, или через элемент И6 в ячейку памяти 7, а затем записывать информацию в триггер 11 (в третьей четверти такта). Работа блока синхронизации аналогична его работе в прототипе. Генератор импульсов 17 формирует непрерывную последовательность импульсов, которые поступают на вход счетного триггера 34, с прямого выхода счетного триггера 34 импульсы поступают на вход элемента И 35, который по их совпадению с импульсами генератора импульсов 17 выдает тактовые импульсы, поступающие на вход программного блока 16, который на основе этих тактовых импульсов формирует команды управления. Причем в результате возможного сбоя синхроимпульса относительно тактового импульса элемент И-НЕ 37 сформирует импульс сброса, который обнулит счетный триггер 39, связанный с генератором 17, через элемент НЕ 40 и положение синхроимпульса восстановится (фиг. 8).

Стрелками, направленными к элементам и блокам, помечены входы этих элементов и блоков.

Выходные клеммы устройства помечены стрелкой с индексом Y1.Yк.

C1.C6 командные сигналы, управляющие работой блока 2.

C7.Cj адресные сигналы, определяющие номера ячеек памяти в блоках 13, 14 или определенный вход X1.Xn в блоке 1.

Принцип работы предлагаемого устройства покажем на примере вычисления фрагмента булевой функции X1•X2+•X4, содержащего функционально полный набор логических функций, т.е. И, ИЛИ, НЕ. Причем переменная X4 была ранее записана в ячейку памяти блока 14.

Адреса всей ячеек памяти в блоках 1, 13, 14 определяются адресными сигналами C7.Cj.

Перед началом работы триггер 7 устанавливается в единичное состояние, т. е. на его выходе будет присутствовать логическая "1", а триггер 11 в нулевое.

Определим, что при сочетании командных сигналов C1, C2, C3 на входах дешифратора 3 соответственно 100 активизируется первый сверху выход, при 010 активизируется второй выход, при 110 активизируется третий выход, а при 001 активизируется четвертый (нижний) выход дешифратора 3. Будем считать, что запись значений и C5 происходит в триггеры 7 и 11, когда на их управляющих входах логическая единица переходит в логический нуль.

На первом такте из программного блока 16 поступают сигналы C1=1, C2=0, C3=0, C4=1, C5=0, C6=0. При этом значение X1 из блока 1 поступает на верхний вход элемента 4, инвертируется в элементе 5 и поступает через элемент 6 во второй четверти такта на управляющий вход триггера 7, и если X1=1, то триггер 6 останется в прежнем состоянии, если X1=0, то триггер 6 перейдет в нулевое состояние, т.к. C5=0. На следующем (втором) такте во второй его четверти под действием команд C1.C6 (100101) переменная X2 из блока 1, определяемая значениями адресных сигналов (как и в случае с X1) С7.Сj, поступит с инверсией на управляемый вход триггера 7, и если X2=1, то триггер 7 не изменит своего единичного состояния, а если X2=0, то триггер 7 обязательно окажется в нулевом состоянии. На втором такте в третьей его четверти значение функции X1•X2 под действием сигналов C4=0 и C6=1 поступит на управляющий вход триггера 11 и если X1•X2=1, то триггер 11 перейдет в единичное состояние, т.к. =1. В противном случае триггер 11 останется в нулевом состоянии. На третьем такте под действием команд C1.C6 (000110) в триггер 7 запишется "1", если он был в состоянии "0".

На четвертом такте под действием команд C1.C6 (100000) переменная X3 из блока 1 поступает на управляемый вход триггера 7, и если X3=0, то триггер 7 останется в состоянии "1", а если X3=1, то триггер 7 перейдет в состояние "0". На пятом такте под действием команд C1.C6 (010101) переменная X4 из блока 14 появится на входе триггера 7 во второй четверти такта, и если X4=1, то триггер 7 останется в прежнем состоянии, а если X4=0, то триггер 7 перейдет в нулевое состояние. В третьей четверти такта под действием команды C6 значение функции •X4 появится на управляемом входе триггера 11, и если оно равно "1", то триггер 11 перейдет (или останется) в состоянии "1", а если •X4=0, то триггер 11 не изменит своего состояния.

Таким образом, на выходе триггера 11 будет присутствовать результат вычисления функции X1•X2+•X4.

На следующем такте результат вычисления функции может быть записан в блок оперативной памяти 1 или выходной блок 1 под действием команд C1.C3 110 или 001 соответственно при C6=0. Таким образом, для вычисления заданной функции предлагаемым устройством понадобилось 5 тактов. В устройстве, представленном в прототипе, заданная функция была бы вычислена лишь за 8 тактов. Это объясняется тем, что промежуточные результаты вычисления функции X1•X2 и •X4 необходимо на дополнительных тактах посылать в блок оперативной памяти 14 и затем считывать их из блока 14 при вычислении логической суммы от X1•X2 и •X4. На это уходит четыре дополнительных такта.

В предлагаемом устройстве требуется всего лишь один дополнительный третий такт. Повышение быстродействия устройства позволяет быстрее реагировать на изменение параметров технологического оборудования, что обеспечивает более точное и качественное управление технологическими процессами, алгоритм функционирования которых может быть выражен в функциях алгебры Буля. В этом состоит технико-экономический эффект от применения предлагаемого устройства по сравнению с прототипом.

Изобретение относится к устройствам управления и может быть использовано в системах автоматизации технологического оборудования. Технический результат заключается в повышении быстродействия устройства, который достигается за счет того, что устройство содержит входной и выходной блоки, блок оперативной памяти, генератор импульсов, связанный с блоком синхронизации, адресные и командные шины, связанные с программным блоком, и блок коммутации. 8 ил.

Программируемое устройство для логического управления электроприводами и сигнализацией, содержащее входной и выходной блоки, блок оперативной памяти, генератор импульсов, блок синхронизации, адресные и командные шины, программный блок и блок коммутации, причем генератор импульсов соединен с входом блока синхронизации, первый выход которого подключен к первым входам выходного блока и блока оперативной памяти, а второй выход блока синхронизации подключен к входу программного блока, выходы последнего связаны адресными шинами с входным и выходным блоками и с блоком оперативной памяти, а командными шинами с входами блока коммутации, содержащего дешифратор, элементы 2-2И-2ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент И и первую управляемую ячейку памяти, при этом первый и второй выходы дешифратора связаны с первыми входами элемента 2-2И-2ИЛИ, вторые входы которого подключены к выходам входного блока и блока оперативной памяти, а выход связан с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом элемента И, выход которого соединен с управляющим входом первой управляемой ячейки памяти, при этом информационные входы входного блока являются информационными входами устройства, а выходы выходного блока являются выходами управления электроприводами и сигнализацией устройства, входы дешифратора связаны тремя командными шинами с программным блоком, третий выход дешифратора соединен с вторым входом блока оперативной памяти, четвертый выход дешифратора соединен с вторым входом выходного блока, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен четвертой командной шиной с программным блоком, отличающееся тем, что в блок коммутации введены вторая управляемая ячейка памяти, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, второй элемент И, элементы ИЛИ и НЕ, причем первый вход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом первой управляемой ячейки памяти, второй вход связан пятой командной шиной с программным блоком, а выход соединен с первым входом элемента ИЛИ, второй и третий входы последнего подключены соответственно к третьему и четвертому выходам дешифратора, а выход к первому входу второго элемента И, второй вход которого соединен с третьим выходом блока синхронизации, третий вход второго элемента И связан шестой командной шиной с программным блоком, а выход с управляющим входом второй управляемой ячейки памяти, информационный вход которой через элемент НЕ связан с информационным входом первой управляемой ячейки памяти и пятой командной шиной с выходом программного блока, а выход второй управляемой ячейки памяти подключен к третьим входам блока оперативной памяти и выходного блока, при этом первый выход блока синхронизации соединен с вторым входом первого элемента И.