Устройство кодирования-декодирования числовых последовательностей Советский патент 1993 года по МПК H03M13/00 

Изобретение относится к вычислительной технике и предназначено для применения в цифровых вычислительных машинах, их памяти, устройствах обмена информации, в устройствах шумопонижения цифровой зву- ко-, видеозаписи и воспроизведения.

Целью изобретения является повышение быстродействия и снижение аппаратурных затрат.

Устройство кодирования-декодирования числовых последовательностей реализует код условных вычетов (В У-кодов), использование которого заключается в следующем.

Информационная часть кода числа, представленная в любой системе счисления, в том числе двоичной или в любом коде в виде набора цифр, сопровождается, как и при известных способах контроля по модулю, контрольным признаком, процесс формирования которого, т.е. кодирования, заключается в следующем.

Исходный код условно разбивается на определенное число S-разрядных групп, каждая из которых условно рассматривается как остаток от деления некоторого числа А на набор взаимно простых оснований Р1,р2...рп. Таким образом, исходный код, например, двоичное число Ai представляется в виде условного числа А ;

,«2 ,..,«п

и условно считается числом в системе остаточных классов, где а - остаток от деления условного числа А , двоичный код которого соответствует исходному числу А, на набор условных оснований (). Известно, что если имеется остаток от деления числа А на контрольный модуль рк, причем

Рк рпрп-1,

где pn(pn-i) наибольшие из условных оснований из их совокупности, то возможно обнаружение и исправление ошибок любой кратности в одном из остатков Xj представления числа А 1. Исправление может осуществляться по формуле

{«i - Д«| }pj ,(1)

где знак {Х}у - означает вычисление остатка от деления величины X на у;

(/

С

с о ч ел

4

cfincn - исправленный остаток по основанию:

а - остаток по основанию pi. в котором произошло искажение;

Д«; - величина ошибки. В свою очередь Да, определяется из выражения

.(2)

A«i {{ L-Pi }p{|; )Pi}Pi

где р - диапазон представления чисел в системе остаточных классов с заданными основаниями pi ( ,п)

Р Рк II. Pi,

L- величина,определяемая по формуле

п + 1

L- ,S,

а т рГ

(3)

знак Х означает вычисление дробной части величины X:

mi - весовой коэффициент, вычисляемый по формуле/

mr )

Ш

Таким образом, выражение (1) для получения (истинного) скорректированного значения в 1-й группе а может быть получено, как, а {«i - А «ГУ pi

{«-{ Lpi {|: }pi }pi} Pi.(5)

Выражение (5) может быть использовано для исправления ошибки в любой группе, в том числе и по контрольному основанию. Отсюда легко вытекает алгоритм вычисления контрольного признака Ok. Для этого достаточно вначале задать в качестве контрольного признака Ok любое число, например ОкЮ. Используя выражение (5) для исправления ошибки в контрольном основании, получим

ДгА}рк {Рк-{П-рк {- }Рк}рк}р.к.(6)

Таким образом выражение (6) определяет алгоритм формирования контрольного признака для информационной части кода числа, который и используется при кодировании.

Так как значения а и о& в выражениях (5, 6) являются функциями двух переменных ( а, Дед), то операция вычисления значе- ний а и «k может быть табулирована, а соответствующая таблица может быть защита или записана в .постоянно запоминающее устройство.

Для определения места и величины ошибки, т.е. номера искаженной группы и

значения Arti в выражении (5), следует рассматривать систему неравенств

Lpi

Pi

Pk

(7)

для всех i от 1 до п. То значение i, для которого это неравенство справедливо, является номером искаженной группы.

При этом величина ошибки Да; определяется из выражения

AaruLpiH }pi}pi.

(8)

15

20

25

30

35

40

45

50

55

Видно, что выражения (7, 8) являются функцией одной переменной L. Следовательно, можно рассчитать и зашить в постоянное запоминающее устройство таблицу, из которой по величине L можно сосчитать как номер искаженной группы i, так и величину ошибки Acfj.

Использование табличного способа расчета величин Дед, I по величине L и величине а по величинам а , Aai , i позволяет снизить аппаратурные затраты и повысить скорость выполнения операций в выражениях (5-8).

В описанном виде ВУ-(сод позволяет обнаруживать и исправлять пакеты ошибок длительностью до S двоичных символов, размещенных в пределах одной из групп Си, т.е. в некоторых фиксированных разрядах числовой последовательности. Для обнаружения плавающих пакетов ошибок можно использовать условное перемеже- .ние информации глубиной А, при котором группы исходной числовой последовательности с номерами 1, Я+1,2 Я +1,... относятся к первому подслову, с номерами 2, Я+2,2 Я+2,,.. - ко второму подслову и т.д., Я , Я + Я,2 Я + +Я,.,. - к Я -му подслову. Для каждого из таких подслов можно получить свой контрольный признак Ok. Все Я контрольных признаков сопровождают исходный информационный блок (числовую последовательность). При контроле, используя выражения (5-8) применительно к тем же подсловам, получим возможность исправлять Я независимых ошибок кратностью от 1 до S или ( Я-1) (5+1)-разрядный пакет ошибок.

На чертеже представлена схема предлагаемого устройства.

Устройство содержит информационный вход 1, вход 2 синхронизации, вход 3 управления режимом работы, первый - шестой блоки 4, 5, 6, 7, 8, 9 памяти, сумматор 10, блок 11 сравнения, первый - седьмой элементы И 12, 13, 14,27,28,30,31, первый- четвертый элементы 15, 16,17,20 задержки, первый-третий счетчики 18, 21, 23, первый: третий дешифраторы 19, 22, 24, первый и второй элементы НЕ 25, 26. первый- огвертый элементы ИЛИ 29. 33, 37, 38, элемент ИЛИ-НЕ 32, первый и второй регистры 34, 35, выход 36 устройства, вход начальной установки 39.

Первый, четвертый и шестой блоки памяти 4, 7, 9 - постоянные запоминающие устройства, предназначенные для хранения и последующей выборки из них необходимых констант. Адрес каждой константы определяется кодом, поступающим на первые входы блоков памяти, а режим чтения (выборки) - сигналами, поступающими на их вторые входы.

Первый блок 4 памяти предназначен для табличного расчета величины

.где $ ™ - Поскольку $ константа, то для получения требуемой величины в каждую ячейку блока памяти с адресом а заблаговременно заносится произведение a.ft . При этом код адреса, подаваемый на первый вход, формируется r-разрядными кодами, содержащимися в выходных шинах первого регистра 34 (а) и d-разрядными кодами третьего счетчика 23 (i), Емкость первого блока 4 памяти составляет 2е ячеек, где C r+ log2n +1, а разрядность хранимых констант r log2pi +t.

Четвертый блок 7 памяти предназначен для табличного расчета места и величины ошибки Дай j (т.е. Да) по величине L. С этой целью в каждую из ячеек с адресом L записываются вычисленные заранее значения Да и J. Емкость четвертого блока памяти 2Г, а разрядность С. Код адреса (L), подаваемый на его первый вход, поступает с выхода сумматора 10. Считываемый из каждой ячейки код содержит г-разрядное значение величины ошибки Да и d-разряд- ное, где d log2n +1, значение номера искаженной группы ().

Шестой блок 9 памяти предназначен для табличной коррекции кодов групп oi, поступающих с выхода второго блока 5 памяти, на величину Да, поступающую с выхода пятого блока 8 памяти, совместно с номером j по C-разрядной шине, при наличии разрешения этой коррекции, поступающего с выхода второго элемента ИЛИ 33, Все эти величины поступают на первые входы блока 9 памяти, образуя (С+г+1)-разряд- ный адрес: г разрядов - а, г разрядов - Aaj, d-разрядов j; 1 разряд - разрешение. Код разрешения коррекции, подаваемый по одному из адресных разрядов, обеспечивает выбор нужной части таблицы, записанной в блоке 9 памяти. При разрешении коррекции код соответствует, например, единичному уровню, что обеспечивает вы0

5

0

5

0

5

0

5

0

5

бор корректирующей части таблицы, где о каждой из ячеек с адресом, определяемым кодом ai , Даь j. 1, записано значение {п + +Aaj}pj. При отсутствии разрешения код разрешения соответствует, например, нулевому уровню; обеспечивается выбор той части та.блицы, где в каждой из ячеек с адресом, определяемым кодом a , Да , j, О, записано значение a . Разрядность хранимых кодов г.

Второй, третий и пятый блоки памяти 5, 6, 8 - оперативные запоминающие устройства, предназначенные для записи, хранения и последующего считывания величин, подаваемых на их первые, информационные входы. Адреса ячеек памяти определяются кодами, поступающими на вторые, адресные входы, а режим чтение-запись -. сигналами, поступающие на третьи входы Чтение или на четвертые входы Запись.

Второй блок 5 памяти обеспечивает временное хранение кодов г-разрядных групп а, поступающих с выхода первого регистра 34, в ячейках по +т)-разрядному адресу, где d - разрядность номер группы I, а f - разрядность номера подслова.

Третий блок б памяти предназначен для временного хранения r-разрядных кодов величин a , записываемых в его ячейки по f-разрядному номеру подслое. Этот блок б памяти совместно с сумматором 10 образует А-канальный накапливающий сумматор. Это обеспечивается тем, что на входы сумматора в k-том такте суммирования одновременно поступают считанные из первого и третьего блоков 4, 6 памяти величина и результат предыдущего суммироваk-1.

ния Т соответственно и после обра-

к-1 зования суммы Ok/3k +. результат

суммирования вновь записывается в третий блок б памяти в ячейку с f-разрядным номером k-ro подслова. При этом сигнал записи на четвертом входе третьего блока 8 задерживается относительно сигнала чтения на его же третьем входе первым элементом задержки 15 на время выборки слагаемых из первого и третьего блоков 4, 6 памяти.

Пятый блок 8 памяти предназначен для временного хранения C-разрядных кодов, в которых содержится k-разрядное значение величины ошибки Да и d-разрядное значение места этой ошибки. Эти С-разрядные коды записываются с выходов четвертого блока 7 памяти в ячейки с f-разрядными номерами подслое. Сигнал записи, поступающий на четвертый вход пятого блока 8 памяти, задерживается относительно сигнала чтения, поступающего на второй вход четвертого блока 7 памяти, на время выборки информации в четвертом блоке 7 памяти четвертым элементом 20 задержки.

Блок 11 сравнения обеспечивает сравнение d-разрядных кодов, поступающих на его первый и второй входы, номера искаженной группы с выхода пятого блока 8 памяти и текущего номера искаженной группы с выхода пятого блока 8 памяти и текущего номера группы с выхода третьего счетчика 23 соответственно. При равенстве этих кодов на выходе блока 11 сравнения формируется сигнал, разрешающий прохождение сигналов через первый элемент И 12.

Первый-четвертый элементы 15, 16, 17, 20 задержки обеспечивают запаздывание своих выходных сигналов относительно входных на время выборки информации в четвертом блоке 7 памяти - четвертый, в пятом блоке 8 памяти - второй, в шестом блоке 9 памяти - третий и в первом блоке 4 памяти - первый элементы 20, 16, 17, 15 соответственно.

Первые счетчики 18 и дешифратор 19 совместно с четвертым, пятым элементами И 27, 28 и первым элементом ИЛИ 29 образуют счетчик с изменяемым (S или г) модулем счета и обеспечивают выборку двух сигналов управления. Изменением модуля счета управляет третий дешифратор 24 сигналом со своего второго выхода через четвертый элемент И 27 или через второй элемент НЕ 26 и пятый элемент И 28, В первом случае формируется сигнал принудительной установки первого счетчика 18 в нулевое состояние после приема r-го синхросигнала, когда на втором выходе первого дешифратора 19, соответствующем г-тому состоянию счетчика, сформируется разрешающий сигнал. При этом на втором выходе третьего дешифратора 24 должен появиться разрешающий сигнал, свидетельствующий о том, что третий счетчик 23 находится в п-м состоянии, т.е. о том, что устройство обрабатывает г-разрядные n-ные контрольные признаки в каждом подслове. Во всех остальных случаях, т,е. когда устройство обрабатывает все остальные S-разрядные информационные группы,на втором выходе третьего дешифратора 24 существует запрещающий сигнал, который после инверсии во втором элементе НЕ 26 разрешает принудительную установку первого счетчика 18 в нулевое состояние после приема S-ro синхросигнала, когда на третьем выходе первого дешифратора 19 появится разрешающий сигнал, соответствующий этому S-тому состоянию первого счетчика 18. Первый сигнал управления снимается с первого выхода первого дешифратора 19, соответствующего первому состоянию первого счетчика 18. и обеспечивает чтение информации со второго и пятого блоков 5, 8 памяти непосредственно и с шестого блока 9 памяти через второй элемент 16 задержки. Второй сигнал управления снимается с выхода первого элемента ИЛИ 29 после приема S-го или г-го

синхросигналов и обеспечивает установку первого счетчика 18 в нулевое состояние, чтение из первого во второй блоки 4, 5 памяти - непосредственно, чтение или запись в третий, четвертый и пятый блоки памяти 6,

7, 8 через четвертый, первый элементы задержки 20, 15 и третий элемент И 14.

По входу начальной установки обеспечивается первичная, после включения устройства, установка в нулевое состояние

первого и третьего счетчиков 18, 23 через первый и четвертый элементы ИЛИ 29, 38, в нулевое, а затем первое состояние второго счетчика 21 через третий элемент ИЛИ 37, первый элемент ИЛИ 29 и и четвертый элемент задержки 15.

Вторые счетчик 21 и дешифратор 22 совместно с шестым элементом И 30 и третьим элементом ИЛИ 37 обеспечивают подсчет числа обработанных подслов (от 1 до Я ),

выработку номера обрабатываемого под- слова и одного управляющего сигнала. Счет до А обеспечивается принудительной установкой в нулевое состояние второго счетчика 21 подачей на его вход установки в нуль (R),

сигнала, который формируется, если на выходе второго дешифратора 22 появится сигнал, соответствующий А -му состоянию второго счетчика, после приема устройством очередной S- или r-разрядной группы по второму разрешающему сигналу с предыдущей пары - первых счетчиков 18 и дешифратора 19, снимаемому с выхода первого элемента ИЛИ 29, Номер обрабатываемого подслова снимается по f разрядной шине ( А +1) с выходов второго счетчика 21. Управляющий сигнал снимается с выхода второго дешифратора 22 и обеспечивает установку в нулевое состояние второго счетчика 21 через шестой элемент И

30 и третий элемент ИЛИ 37, установку в очередное состояние третьего счетчика 23 непосредственно и в нулевое состояние этого же счетчика через седьмой элемент И 31 и четвертый элемент ИЛИ 38.

Третий счетчик 23 и дешифратор 24 совместно с седьмым элементом И 31 и чет- ве ртым элементом ИЛИ 38 обеспечивают подсчет числа принятых в устройство S или п разрядных групп (от 1 до п), выработку

кода номера обрабатываемой группы и двух управляющих сигналов, Счет до п обеспечивается принудительной установкой в нулевое состояние третьего счетчика 23, если на выходе третьего дешифратора 24, соответ- ствующем n-ному состоянию третьего счетчика, появится разрешающий сигнал и после выработки разрешающего сигнала с предыдущей пары - вторых счетчика 21 и дешифратора 22. Этим самым обеспечива- ется формирование на входе установки в нулевое состояние (R) через седьмой элемент И 31 и четвертый элемент ИЛИ 38 соответствующего сигнала. Первый управляющий сигнал снимается с первого выхода третьего дешифратора 24, соответствующего первому состоянию третьего счетчика 23, и обеспечивает запрет чтения информации из третьего блока 6 памяти через первый элемент НЕ 25 и второй элемент И 13 на время приема устройством информации первых групп всех подслов. Второй управляющий сигнал снимается со второго выхода третьего дешифратора 24, соответствующего n-ному состоянию треть- его счетчика 23, и обеспечивает изменение модуля счета в счетчике первой пары - первые счетчик 18 и дешифратор 19, а также фомирование контрольного признака в режиме кодер за счет выдачи через второй элемент НЕ 26, элемент ИЛИ-НЕ 32 и второй элемент ИЛИ 23 сигнала выборки корректирующей части таблицы в шестом блоке 9 памяти. Код номера обрабатываемой группы снимается с выходов третьего счетчика 23.

Первый регистр 34 обеспечивает поразрядный прием, сдвиг и временное хранение информации, поступающей на его первый вход с информационного входа 1 устройст- ва. Прием и сдвиг осуществляется при поступлении на его второй вход Сдвиг соответствующих сигналов, синхронизированных с информационной последовательностью. Емкость регистра - г двоичных разрядов. Выходная информация первого регистра 34 по r-разрядной шине поступает на первые входы первого и второго блоков памяти 4,5. За счет этого осуществляется пре- образование входной информации, представленной в последовательном коде, в последовательность S- или г-разрядных групп, представленных в параллельном коде. .

Второй регистр 35 обеспечивает парал- лельный прием r-разрядных групп, поступающих на первый вход при наличии на его втором входе разрешающего сигнала Запись, и поразрядную выдачу информации со своего старшего разряда на выход устройства 36 при поступлении на третий вход второго регистра 35 Сдвиг соответствующих синхросигналов. За счет этого осуществляется преобразование информации, представленной в параллельном входе, в последовательный код.

Устройство работает следующим образом. В исходном состоянии первый и третий счетчики 18, 23 обнулены, во втором счетчике 21 записан код, соответствующий двоичной единице. Эти состояния счетчиков соответствуют приему устройством первой S-разрядной группы информации. Во втором блоке 5 памяти записан предыдущий информационный блок, т.е. n A S-разряд- ных и А r-разрядных групп. В пятом блоке 8 памяти записана информация о величинах и местах искажений в предыдущем инфор мационном блоке, если они были обнаруже- ны в предыдущем такте обработки. Исходный состав информации, записанной в третьем блоке 6 памяти, безразличен. На третий вход подается сигнал, определяющий режим работы устройства: декодер, если этот сигнал соответствует единичному уровню и кодер, если уровень сигнала нулевой. В режиме декодер на вход 1 устройства поступает в последовательном коде блок, содержащий п А информационных S- разрядных и, следующих за нимиД контрольных r-разрядных групп. Одновременно с каждым единичным или нулевым сигналом на вход 1 на вход 2 синхронизации поступают синхросигналы единичного уровня. Каждый синхросигнал обеспечивает перевод в очередное состояние первого счетчика 18, , сдвиг на один разряд содержимого первого и второго регистров 34, 35 и запись очередного информационного сигнала в первый регистр 34 с информационного входа 1.

При переходе первых счетчика 18 и дешифратора 19 в первое состояние на первом выходе первого дешифратора 19 формируется первый управляющий сигнал, который поступает на третьи входы Чтение второго и пятого блоков 5, 8 памяти, обеспечивая считывание с них информации. При этом со второго блока 5 памяти считывается очередная (первый раз - первая) г- разрядная группа предыдущего информационного блока, которая поступает на первый вход шестого блока 9 памяти. .Одновременно с пятого блока 8 памяти считывается информация о величине и месте искажений в предыдущем ийформационном блоке. Считывание информации из второго блока 5 памяти осуществляется по адресу, который представляет собой совокупность Ходов номеров подслов разрядов со второго

счетчика 21 и обрабатываемой группы d- разрядов с третьего счетчика 23, а из пятого блока 8 памяти - по адресу, образуемому кодом номера подслова со второго счетчика 21. Код места ошибки (d разрядов) с выхода пятого блока 8 памяти поступает на блок 11 сравнения, где сравнивается с d-рэзрядным кодом номера обрабатываемой группы. Если коды эквивалентны, что свидетельствует о наличии ошибки в группе с таким номером, то на выходе блока 11 сравнения формируется разрешающий сигнал, который в режиме декодер через первый элемент И 12 и второй элемент ИЛИ 33 поступает на вход шестого блока 9 памяти, обеспечивая выбор корректирующей части таблицы. Сигнал Чтение, поступающий на второй вход блока 9 памяти, задержан вторым элементом 16 задержки относительно сигналов Чтение из второго и пятого блока 5, 8 на время выборки в них информации, По этому сигналу из ячейки шестого блока 9 памяти с адресом, код которого образован совокупностью кодов а со второго блока 5 памяти, Да и j - с пятого блока памяти, 1 -. со второго элемента ИЛИ 33, считывается величина

а {а - Да J}PJ „

которая поступает на второй регистр 35 и записывается в него по сигналу Запись, задержанному относительно сигнала Чтение в шестом блоке 9 памяти на время этого чтения, третьим элементом 17 задержки.

Если на выходе блока 11 сравнения сигнал имеет нулевой уровень, что свидетельствует об отсутствии ошибки в группе с данным номером, то чтение из шестого блока 9 памяти осуществляется с ячейки с адресом ( а, Да , J, 0) из некорректирующей части таблицы. При этом на второй регистр 35 поступает величина а, считанная из второго блока 5 памяти, без изменения в шестом блоке 9 памяти. .

Таким образом, после приема первого синхроимпульса во второй регистр 35 будет записан код очередной скорректированной группы предыдущего информационного блока.

После приема S-ro синхросигнала в первом регистре 34 будет записано S информа- циониых символов очередной группы текущего информационного блока, а на вы- ход устройства - выданы (S-1) информационных символапредыдущего информационного блока. Если эта группа неконтрольная (состояние третьих счетчика 23 и дешифратора 24 отлично от п), то с помощью второго элемента НЕ 26 и пятого элемента И 28 сигналом с третьего выхода

первого дешифратора 19 формируется второй управляющий сигнал, который снимается с выхода первого элемента ИЛИ 29. Этим сигналом обнуляется первый счетчик 18 и

обеспечивается чтение информации из первого блока 4 памяти и, если обрабатываемая группа не первая, из третьего блока 6 памяти. Для первого блока 4 памяти адрес читаемой ячейки формируется совокупностью

0 r-разрядного кода принятой информационной группы с выхода первого регистра 34 и d-разрядного номера этой группы с выхода третьего счетчика 23. При этом из каждой ячейки с указанным адресом считывается

5 величина aimi/pi, где Oj - r-разрядный код принятой информационной группы. Для третьего блока б памяти адрес читаемой ячейки определяется f-разрядным кодом номера подслова, снимаемым со второго счет0 чика 21. В каждой ячейке с указанным адресом хранится накопленное в предыдуk-1щих тактах значение суммы Ј aimi/pi, где

1- 1,

5 k номер текущего такта. На первом такте () значение накопленной суммы должно быть снято равным нулю. Для этого с использованием второго элемента И 13 воспрещается чтение из третьего блока 0 памяти. Коды с выходов первого и третьего блоков 4, 6 памяти суммируются в сумматор 10, образуя очередное, к-тое значение наk-1

копленной суммы Ј a imi/pi, которое за-

писывается в третий блок 6 памяти в ячейку с тем же номером по сигналу Запись, задержанному первым элементом 15 задержки на время чтения из первого и третьего блоков 4, 6 памяти. Этим же сигналом, вторые счетчик 21 и дешифратор 22 переводятся в очередное состояние. При этом изменяется f разрядный код адреса первого, третьего и пятого блоков памяти 6, 4, 8.

Описанные операции повторяются Я

раз до приема всех групп, имеющих одинаковые номера, во всех А подсловах. После приема очередной группы последнего Я -го

подслова сигналом с выхода второго дешифратора 22 через шестой элемент И 30 и третий элемент ИЛИ 37 обнуляется второй счетчик 21 и устанавливается в очередное состояние третий счетчик 23 и дешифратор

5 24, При этом, если очередное состояние не первое и не n-ное, то через первый элемент НЕ 25 снимается запрет на чтение накопленных сумм из третьего блока 6 памяти за счет разрешения прохождения сигналов ,&- рез второй элемент И 13.

После приема А (п-1) групп информационного блока третьи счетчик 23 и дешиф- ратор 24 устанавливаются в п-ное состояние. При этом сигналом со второго выхода третьего дешифратора, соответствующего его n-ному состоянию, изменяется модуль счета первого счетчика 18 с S на г, т.к. открывается четвертый и запирается (через второй элемент НЕ 26) пятый элемент И 27, 28. Кроме того, разрешается прохождение сигналов через третий элемент И 14. При этом в первом регистре 34 обеспечивается прием, а во втором регистре 35 - выдача не S, a r очередных сигналов. Так как в этом такте завершается формирование величины LJO после выполнения сложения в сумматоре 10 из четвертого блока 7 памяти из ячейки с адресом, код которого равен L, по сигналу с третьего элемента И 14 считывается величина и место ошибки в принятом подслове текущего информационного блока. Эта информация записывается в пятый блок 8 памяти в ячейку с адресом, код которой соответствует номеру принятого под- слова и снимается со второго счетчика 21 (f-разрядов). После обработки последнего А-го подслова сигналом со второго дешифратора 22 через седьмой элемент И 31 и четвертый элемент ИЛИ 38 третьи счетчик 23 и дешифратор 24 устанавливаются в нулевое состояние. Вторые счетчик 21 и дешифратор 22 этим же сигналом с выхода второго дешифратора 22, при наличии на выходе первого элемента ИЛИ 29 разрешающего сигнала.устанавливаются через шестой элемент И 30 и третий элемент ИЛИ 37 сначала в нулевое состояние, а затем - через первый элемент 15 задержки - в единичное.

Устройство готово к приему очередного информационного блока.

Режим кодер отличается от режима декодер тем, что нулевым уровнем сигнала со входа 3 управления режимом работы запрещается передача сигналов с выхода блока 11 сравнения через первый элемент И 12 и второй элемент ИЛИ 33 на первый вход шестого блока 9 памяти. Но при этом разрешается выдача второго управляющего сигнала со второго выхода третьего дешифратора 24, т.е. сигнала соответствующего обработке в устройстве n-ных, контрольных групп, через второй элемент НЕ 26, элемент 1/1ЛИ-НЕ 32 и второй элемент ИЛИ 33 на первый вход шестого блока 9 памяти. Этим самым обеспечивается выдача на второй регистр 35 всех групп предыдущего кодируемого информационного блока, кроме контрольных, с выхода второго блока 5 через шестой блок.9 памяти без изменения. И только при обработке контрольных групп осуществляется их исправление, т.е. осуществляется расчет контрольных приэка- 5 ков, которые затем выдаются на выход устройства. Для правильной работы устройства на его информационный вход 1 в режиме кодер необходимо в каждом информационном блоке подавать п Айн- 0 формационных S-разрядных групп и А г- разрядных групп, коды которых соответствуют r-разрядному коду нуля.

Таким образом, цикл работы устройства равен A(nS+r) периодам поступления синх5 росигналов, в то время как у прототипа этот цикл в два раза больше. За счет этого пропускная способность устройства, т.е. число кодирований-декодирований в единицу времени, повышается в два раза.

0 Кроме того в предлагаемом устройстве используется на один блок памяти 1 элемент задержки и 1 блок сравнения больше чем в прототипе, но на 8 А регистров, А сумматоров, 1 триггер, А формировате5 лей, { А + 2) коммутаторов меныиз, чем в прототипе, за счет чего аппаратурные затраты существенно снижаются.

Формула изобретения Устройство кодирования-декодирова0 ния числовых последовательностей, содержащее первый регистр, выходы, которого соединены с первыми адресными входами первого блока памяти, выходы которого подключены к первым входам сумматора,

5 первый счетчик импульсов, выходы которого соединены с входами первого дешифратора, первый и второй выходы которого подключены к первым входам соответственно первого и второго элементов И, выходы

0 которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого соединен через первый элемент задержки со счетным входом второго счетчика импульсов, выходы кото5 рого соединены с входами второго дешифратора, выход которого соединен со счетным входом третьего счетчика импульсов, выходы которого соединены с входами третьего дешифратора и вторыми адресны0 ми входами первого блока памяти, первые адресные входы второго блока памяти обь- единены с адресными входами третьего блока памяти, первые выходы третьего блока памяти соединены с первыми входами

5 блока сравнения, первый элемент НЕ, вход которого объединен с вторым входом первого элемента И, выход первого элемента НЕ соединен с вторым входом второго элемента И, третий элемент И, выход которого соединен с первым входом второго элемента ИЛИ, четвертый элемент И, выход которого соединен с первым входом третьего элемента ИЛИ, второй элемент НЕ, выход которого соединен с первым входом пятого элемента И, шестой элемент И, выход которого соединен с первым входом четвертого элемента ИЛИ, второй регистр, второй и третий элементы задержки, четвертый блок памяти, седьмой элемент И, отличающееся тем, что, с целью повышения быстродействия и снижения аппаратурных затрат, в него введены пятый и шестой блоки памяти, элемент ИЛИ-НЕ и четвертый элемент задержки, информационный вход первого регистра является информационным входом устройства, входы сдвига информации первого, второго регистров и счетный вход первого счетчика импульсов объединены и являются входом синхронизации устройства, информационные входы второго блока памяти подключены к соответствующим выходам первого регистра, выходы второго блока памяти соединены с первыми адресными входами шестого блока памяти, выходы которого соединены с информационными входами второго регистра, третий выход первого дешифратора соединен с входами Чтение второго, третьего блоков памяти и через третий элемент задержки с входом Чтение шестого блока памяти и входом второго элемента задержки, выход которого соединен с входом Запись второго регистра, выход которого является выходом устройства, вход Чтение первого блока памяти, входы Запись второго блока памяти, второй вход пятого элемента И, первый вход четвертого элемента И и вход сброса первого счетчика объединены и подключены к выходу первого элемента ИЛИ, выход третьего элемента ИЛИ соединен с входом сброса второго счетчика импульсов, третий вход первого элемента ИЛИ, вторые входы третьего и четвертого элементов ИЛИ объединены и являются входом начальной установки устройства, первый выход третьего дешифратора соединен с входом второго элемента НЕ, второй выход - с первыми входами шестого, седьмого элементов И и

входом первого элемента НЕ, вторые входы четвертого, шестого элементов И объединены и подключены к выходу второго дешифратора, выход четвертого элемента ИЛИ подключен к входу сброса третьего счетчика, вход Запись четвертого блока памяти объединен с вторым входом седьмого элемента И и подключен к выходу первого элемента задержки, адресные входы четвертого блока памяти объединены с одпоименными входами третьего блока памяти и подключены к выходам второго счетчика импульсов, вторые адресные входы второго блока памяти объединены с вторыми входами блока сравнения и

подключены к выходам третьего счетчика, выходы сумматора подключены к адресным входам пятого блока памяти и информационным входам четвертого блока памяти, выходы которого соединены с вторыми

входами сумматора, выход пятого элемента И подключен к входу Чтение четвертого блока памяти, выход седьмого элемента И подключен к входу Чтение пятого блока памяти и через четвертый элемент задержки

к входу Запись третьего блока памяти, выходы пятого блока памяти подключены к информационным входам третьего блока памяти, вторые выходы которого соединены с вторыми адресными входами шестого блока памяти, выход блока сравнения соединен с первым входом третьего элемента И, второй вход которого соединен с первым входом элемента ИЛИ-НЕ и является входом управления режимом устройства, второй

вход элемента ИЛИ-НЕ подключен к выходу первого элемента НЕ, выход второго элемента ИЛИ подключен к третьему адресному входу шестого блока памяти, выход элемента ИЛИ-НЕ соединен с вторым входом второго элемента ИЛИ,

Изобретение относится к вычислительной технике и может быть использовано в цифровых ЭВМ, устройствах обмена информацией и в системах передачи данных. Целью изобретения является повышение быстродействия и сокращение аппаратурных затрат. Устройство содержит шесть блоков памяти, сумматор, блок сравнения, семь элементов И, четыре элемента задержки, три счетчика, три дешифратора, два элемента НЕ, четыре элемента ИЛИ, элемент ИЛИ- НЕ, два регистра. 1 ил.