Устройство для моделирования поглощающих цепей Маркова Советский патент 1993 года по МПК G06F7/58 

стомы распределенного моделирования поглощающих цепей Маркова.

Устройство для моделирования поглощающих цепей Маркова содержит матрицу статэнализаторов 1 (фиг.1), матрицу узлов 2 коммутации, матрицу узлов 3 управления, информационно-управляющие входы-выходы 4, 5 управляющие входы выходы 6-8.

Каждый статанализатор 1 (фиг.1) содержит блок памяти 9, элемент 10 ИЛИ, мультиплексоры 11, 12, .счетчик 13 импульсов, элемент 14 задержки, счетчик 15 импульсов, элемент 16 задержки, элемент 17 ИЛИ, счетчик 18 импульсов, элементы 19, 20 задержки, счетчик-делитель 21, элемент 22 И, счетчик-делитель 23, элемент 24 задержки, RS-триггер 25, счетчик 26 импульсов, регистр 27 памяти, элемент 28 задержки, информационный вход 29, управляющий вход 30, управляющие выходы 31. 32, информац- тонный выход 33.

Каждый узел 2 коммутации содержит блоки 34г34е памяти, элементы 35i-35e задержки, блоки 36i-36e управления считывание, элемент 37 ИЛИ. регистр 38 памяти, мультиплексоры 39-40, элемент 41 ИЛИ, де- мультиплексор 42, регистр 43i-43e памяти, элемент 44 задержки, дешифратор 45, информационные входы 46i-46e, управляющие входы 47i-47e, группу 48 управляющих входов, управляющий вход 49, информационный вход 50, управляющий вход 51, группу 52 управляющих входов, информационный выход 53, управляющий выход 54, информационные выходы 55i-55e, управляющие выходы 561-56е.

Каждый -узел 3 управления содержит блок 57 приоритета, элемент 58 задержки, распределитель 59 импульсов, управляемый генератор 63 случайных кодов, дешифратор 65, элемент 66 И, RS-триггер 67, элемент 68 ИЛИ, управляющий вход 69, управляющие входы 70ч-70б , управляющий вход пуск 71, управляющий вход 72, первая группа 73 управляющих выходов, управляющие выходы 74, 75, вторая группа 76 управляющих выходов, управляющие выходы 77i-77e. .

Блок 36i (i 1,6) управления считыванием содержит реверсивный счетчик 78, элемент 79, задержки, расширитель импульсов 80, RS-триггер 81, элемент 82 И, RS-триггер 83, элемент 84 задержки .

Блок 57 приоритета выполнен в виде группы трехвходовых элементов И. .

.Соответствие входов и выходов в системе приведено в таблице, в левой колонке указаны номера шин, а в правой - номера составляющих данных ши.ч на входах-выходах одного из связанных этими составляющими устройств, в скобках эти же.составляющие помещены номерами, которые присвоены составляющим на входах-выходах другого связанного устройства. Нафу1г.6 дано отображение этой таблицы.

Тройка узлов 1, 2, 3 устройства, объединенных общими связями 4, 6, 7 образует узловой модуль, соединение которых (с помощью связи 5, 8) позволяет образовывать двух или трехмерную сеть. Местоположение узлового модуля в сети однозначно определяется координатой (х, у, z) для трехмерной сети. Пример соединения узловых модулей

в трехмерную сеть для моделирования поглощающих цепей Маркова в трехмерном пространстве показан на фиг.7, где nX nX n , п 3.

20

Формула изобретения

5

Устройство для моделирования поглощающих цепей Маркова, содержащее матрицу статанализаторов, матрицу узлов коммутации и матрицу узлов управления, каждый узел коммутации состоит из группы элементов И, каждый узел управления состоит из блока выбора приоритета, двух элементов И и элемента ИЛИ, отличающее0 с я тем, что, с целью расширения функциональных возможностей за счет воспроизведения поглощающих цепей Маркова в трехмерном пространстве, в него в каждый узел коммутации введены три группы эле5 ментов задержки, группа блоков памяти, две группы триггеров, группа реверсивных счетчиков, группа расширителей импульсов, группа регистров, регистр, два элемента ИЛИ, дешифратор, два мультиплексора,

0 элемент задержки и демультиплексор, в каждый узел управления введены распределитель импульсов, генератор тактовых импульсов, два элемента задержки, триггер, два счетчика, дешифратор и управляемый

5 генератор случайных кодов, каждый статанализатор содержит блок памяти, два элемента ИЛИ, два мультиплексора, шесть счетчиков, шесть элементов задержки, элемент И, триггер и регистр, причем в каждом

0

5

статанализаторе выход первого элемента ИЛИ соединен с входом управления считыванием блока памяти, с установочными входами первого и второго счетчиков, с входом первого элемента задержки и через второй элемент задержки подключен к первому входу второго элемента ИЛИ, выход которого соединен с входом управления записью блока памяти, выход которого подключен к информационному входу первого счетчика,

блока памяти, выход которого подключен к информационному входу первого счетчика, счетный вход которого соединен с выходом первого элемента задержки, а выход подключен к адресному входу первого мультиплексора, информационный вход которого соединен с выходом второго счетчика, а выход-к информационному входу блока памяти, выход переполнения третьего счетчика через третий элемент задержки соединен с информационным входом второго счетчика, а через четвертый элемент задержки - с управляющими входами первого и второго мультиплексоров, с вторым входом второго элемента ИЛИ и со счетным входом четвертого счетчика, выход которого подключен к адресному входу второго мультиплексора, выход которого соединен с.адресным входом блока памяти, выход элемента И подключен к счетному входу пятого счетчика, выход переполнения которого соединён с входами пятого и шестого элементов задержки, с тактовым входом регистра и со счетным входом шестого счетчика, выход которого подключен к информационному входу регистра, выход переполнения шестого сметчика соединен с R-.входом триггера, прямой выход которого подключен к первому входу элемента И, в каждом узле управления выход первого элемента задержки соединен с входом синхронизации блока выбора приоритета и с инверсным входом первого элемента И, выход которого подключен к входу распределителя импульсов, выходы которого соединены с информации онными входами блока выбора приоритета, выход элемента ИЛИ подключен к первому входу второго элемента И, выход которого соединен с входом запуска генератора тактовых импульсов, выход которого подключен к прямому входу первого элемента И, к тактовому входу блока выбора приоритета, к входу второго элемента задержки, к входу запуска управляемого генератора случайных кодов и к счетному входу первого счетчика, выход переполнения которого соединен с входом останова генератора тактовых импул ьсов и с R-входом триггера, прямой выход которого подключен к второму входу второго элемента И, выход переполнения второго счетчика соединен с входом останова управляемого генератора случайных кодов, выход которого подключен к входу дешифратора, в каждом узле коммутации выход каждого элемента задержки первой группы соединен с тактовым входом одноименного блока памяти группы, выходы бло- ков памяти группы подключены к

0

5

0

5

0

5

0

5

0

5

информационным входам первого мультиплексора, выход которого соединен с информационным входом регистра, выход которого подключен к первому информационному входу второго мультиплексора, разрядный выход которого соединен с входами первого элемента ИЛИ и управляющими входами демультиплексора, выходы которого подключены к информационным входам регистров группы, входы управления записью которых соединены с выходом первого элемента ИЛИ, а «тактовые входы - с выходом элемента задержки, выход расширителя импульсов подключен к S-входу одноименного триггера первой группы, инверсный выход которого соединен-с первым входом одноименного элемента И группы, выход которого подключен к входу управления считыванием соответствующего блока памяти и к входам одноименных элементов задержки второй и третьей групп, выход каждого элемента задержки второй группы соединен с вычитающим входом одноименного реверсивного счетчика группы, выход каждого элемента задержки третьей группы подключен к R-входу одноименного триггера второй группы, инверсный выход которого соединен с вторым входом соответствующего элемента И группы с S-входом одноименного триггера первой группы, выходы реверсивных счетчиков группы подключены к адресным входам одноименных блоков памяти группы и к вхо- ,дам второго элемента ИЛИ, выход которого соединен с входом разрешения считывания регистра, вход начальной установки устройства соединен с S-входами триггеров стата- нализэторов и узлов управления и триггеров второй группы узлов коммутации, выход регистра i,j-ro статанализатора подключен к второму информационному входу мультиплексора i,j-ro узла коммутации, выходдыес- того элемента задержки l,j-ro анализатора соединен с управляющим входом i,j-ro узла коммутации, выход генератора тактовых импульсов i,j-ro узла управления подключен к второму входу элемента И и счетному входу третьего счетчика i,j-ro статанализатора, выход пятого элемента задержки i,j-ro статана- лизатора соединен с входом первого элемента задержки ij-го узла управления, .выход регистра i,j-ro узла коммутации соединен с входами первого элемента ИЛИ и информационным входом второго мультиплексора i,j-ro статанализатора, выход второго элемента задержки i,j-ro узла управления соединен с тактовым входом регистра и элемента задержки IJ-го узла коммутации, выход первого элемента ИЛИ l,j-ro узла коммутации подключен к счетному входу второго счетчика i,J-ro узла управления, выход управляемого генератора случайных кодов l.j-го у.зла управления подключен к адресному входу демуль- типлексора и к входу дешифратора 1,-го узла коммутации, выходы которого соединены с входами элементов задержки первой группы, расширителей импульсов группы и суммирующими счетчиками соответственно (I ±1),(±j 1)-x узлов коммута0

ции, выходы блоков выбора приоритета, I j-x узлов управления подключены к S-входам вторых триггеров и к управляющим входам первых мультиплексоров (l± 1),Q± 1)-x узлов коммутации, выходы регистров группы l,j-x узлов коммутации соединены с информационными входами блоков памяти (I ±1),Q ±1)-х узлов коммутации, выходы дешифраторов l.j-го узла управления соединены с входами первых элементов ИЛИ р ±1),(| ±1)-х узлов управления.

фмг. 2

SO SI- 52.

Ф«г. б

Изобретение относится к вычислительной технике и может найти применение при моделировании случайных многомерных процессов для решения задач, связанных с исследованием сложных вероятностных систем и явлений, а также может быть использовано в качестве источника данных для мультипроцессорных специализированных Изобретение относится к вычислительной технике и может найти применение при моделировании случайных многомерных процессов, для решения задач, связанных с исследованием сложных вероятностных систем и явлений, а также может быть в качествеисточника данных в мультипроцессорных специализированных системах. Целью изобретения является расширение функциональных возможностей за счет возможности моделирования поглощающих цепей Маркое а в трехмерном пространстве. систем. Цель изобретения - расширение функциональных возможностей за счет воспроизведения поглощающих цепей Маркова в трехмерном пространстве. Устройство для моделирования поглощающих цепей Маркова содержит матрицу статанализато- ров, матрицу узлов коммутации и матрицу узлов управления, в каждый узел коммутации введены три группы элементов задержки, группа блоков памяти, две группы триггеров, группа реверсивных счетчиков, группа расширителей импульсов, группа регистров, регистр, два элемента ИЛИ, дешифратор, два мультиплексора, элемент задержки и демультиплексор, в каждый узел управления введены распределитель импульсов, генератор тактовых импульсов, два элемента задержки, триггер, два счетчика, дешифратор и управляемый генератор случайных кодов, каждый статанализатор содержит блок памяти, два элемента ИЛИ. два мультиплексора, шесть счетчиков, шесть элементов задержки, элемент И, триггер и регистр. 7 ил., 1 табл. На фиг.1 представлена блок-схема устройства для моделирования поглощающих цепей Маркова для матриц размером пХп 3X3, где п - число строк (столбцов) в матрице; на фиг.2 - функциональная схема стата- нализатора; на фиг.З - функциональная схема узла коммутации; на фиг.4 - функциональная схема узла управления; на фиг.5 - структурная схема блока управления считыванием; на фиг.6 - блок-схема узлового модуля трехмерной системы распределенного моделирования поглощающих цепей Маркова; на фиг.7 - блок-схема трехмерной сиfe 00 о 00 00 00