Устройство для контроля оперативной памяти Советский патент 1993 года по МПК G11C29/00 

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля полупроводниковых микросхем оперативной памяти.

Целью изобретения является повышение, достоверности контроля за счет более полного обнаружения неисправностей взаимного влияния ячеек памяти.

На чертеже изображена схема устройства для контроля оперативной памяти.

Устройство содержит счетчик адреса 1, триггер записи-чтения 2, блок отображения 3, счетчик кадров 4, блок сравнения 5, первый триггер 6, генератор 7, формирователь сигналов выборки 8, второй триггер 9, одно- вибратор 10, первый демультиплексор 11, второй демультиплексор 12, первый элемент ИЛИ 13, второй элемент ИЛИ 14, первый мультиплексор 15 и второй мультиплексор 16, элемент задержки 17.

Устройство имеет следующую структуру связей. Первый вход блока отображения 3 является информационным входом устройства, первым управляющим выходом которого является вход формирователя сигналов выборки 8, вход которого и первый вход блока сравнения 5 объединены и подключены к выходу генератора 7. Прямой выход триггера записи-чтения 2 является вторым управляющим выходом устройства, информационным выходом которого является выход блока сравнения 5, входы первой группы которого соединены с информационными выходами счетчика адреса 1 и являются адресными выходами устройства. Информационные выходы счетчика кадров 4 подключены ко входам второй группы блока сравнения 5. второй вход которого и второй вход блока отображения 3 объединены и подключены к прямому выходу первого триггера 5. Вход второго триггера 9 подклюСП

с

со

CJ СА Ю

ю

чей к инверсному выходу первого триггера 6, вход которого соединен с выходом второго мультиплексора 16, первый и второй BXOV- ды которого-подключены соответственно к выходам прямого и обратного переноса счетчика кадров 4, входы прямого и обратного счета которого подключены к первому и второму выходам второго демультиплек- сора 12, вход которого соединен с выходом второго элемента ИЛИ 14, первый вход которого подключен к инверсному выходу триггера записи-чтения 2, выход которого соединен с выходом первого мультиплексора 15. Первый и второй входы первого мультиплексора 15 подключены соответственно к выходам прямого и обратного переноса счетчика адреса 1, входы прямого и обратного счета которого подключены соответственно к первому и второму выходам первого демультиплексора 11, вход которого соединен с выходом первого элемента ИЛИ 13, Первый вход элемента ИЛИ 13 соединен с выходом генератора 7, вход которого, вход одновибратора 10, управляющие входы первого 11 и второго 12 демультиплексоров и вход элемента задержки 17 объединены и подключены к прямому выходу второго триггера 9, инверсный выход которого соединен с третьим входом блока отображения 3, вторые входы первого 13 и второго 14 элементов ИЛИ объединены и подключены к выходу одновибратора 1-0. Управляющие входы первого 15 и второго 16 мультиплексоров объединены и подключены к выходу элемента задержки 17.

Устройство/работает следующим образом. Блок 5 сравнения осуществляет поразрядное сравнение состояния счетчика 1 адреса и счетчика 4 кадров. Результат сравнения записывается в проверяемую память по адресу, определяемому счетчиком 1 адреса. Импульс с генератора 7 передним фронтом стробирует блок 5, единица на счетчик 1 адреса поступает по его заднему фронту, вследствие чего сначала происходит сравнение состояния счетчика 1 адреса и счетчика 4 кадров, а затем появляется новый адрес. Вначале работы счетчики 1,4 и триггеры 2,6,9 обнулены, В результате сравнения состояний счетчиков 1 и 4 блок сравнения 5 выдает логическую единицу, которая записывается в испытуемую память по нулевому адресу. В дальнейшем, по мере поступления импульсов с генератора 7, которые проходят через первый элемент ИЛИ 13 и первый демультиплексор 11 на вход прямого счета счетчика адреса 1, имеет место постоянное несравнение состояний счетчиков 1 и 4 и по всем адресам проверяемой памяти осуществляется запись нулей.

Импульс переполнения с прямого выхода переноса счетчика адреса 1 проходит через первый мультиплексор 15 и переводит триггер записи-чтения 2 в состояние логической единицы, что задает режим чтения из проверяемой памяти. Далее происходит считывание информации по всем адресам, в момент окончания которого в результате обратного опрокидывания триггера записи-чтения 2 сигнал с его инверсного выхода, пройдя через второй элемент ИЛИ 14 и второй демультиплексор 12, поступит на вход прямого счета и запишет единицу в счетчик кадров 4. В очередном кадре записи единица будет записана по первому адресу, так как блок сравнения 5 сработает в момент совпадения состояний счетчиков 1 и 4. По всем остальным ячейкам памяти будет записана нулевая информация.

Такая последовательность работы будет соблюдаться до момента окончания первого цикла, то есть когда импульс с выхода прямого переноса счетчика кадров 4, пройдя через второй мультиплексор 16, не установит первый триггер 6 в состояние логической единицы. Во втором цикле контроля под воздействием сигнала с прямого выхода первого триггера 6 блок сравнения. 5 будет выдавать инверсную информацию по отношению к той, которая формировалась в первом цикле. Одновременно этот же сигнал задает блоку отображения 3 режим инвертирования информации, поступающей на информационный вход устройства. Таким образом к моменту окончания второго цикла в блок отображения 3 должно запи- саться, в случае исправной работы проверяемой памяти, ровно 2 единиц. По окончании второго цикла контроля импульс с выхода прямого переноса счетчика кадров 4, пройдя через второй мультиплексор 16, опрокинет первый триггер 6 в состояние

логического нуля. Положительный фронт импульса с инверсного выхода триггера 6 запишет во второй триггер 9 логическую единицу. Это значение с прямого выхода второго триггера 9 поступит на управляющие входы первого и второго демультиплексоров 11 и 12, которые перейдут в режим подключения счетных импульсов на входы обратного счета счетчиков 1 и 4. После завершения процессов коммутации, спадом короткого сигнала с выхода одновибратора 10, который был запущен перепадом на прямом выходе триггера 9, вычитается единица из счетчиков 1 и 4. Поскольку после окончания второго цикла контроля эти счетчики находились в нулевом состоянии, то после вычитания единицы они перейдут в состояние все единицы.

После этого, первый и второй мультиплексоры 15 и 16, под действием сигнала управления, поступающего на них с прямого выхода второго триггера 9 через элемент 5 задержки 17, осуществляют коммутацию на входы триггеров 2 и 6 выходов обратного переноса счетчиков 1 и 4 соответственно.

Дальнейшая работа устройства в тече- 10 ние третьего и четвертого циклов/которая начнется в момент поступления очередного импульса с генератора 7, будет отличаться от работы в течение первого и второго циклов только переборами адресов ячеек памя- 15 ти в порядке уменьшения. По окончании четвертого цикла второй триггер 9 вернется в нулевое состояние, что приведет к остановке генератора 7 и выдаче команд в блок отображения 3 на индикацию. Если за вре- 20 мя четырех циклов контроля в блок отображения 3 запишется ровно единиц, то это приведет к выдаче индикации Годен, во всех остальных случаях будет зафиксирована неисправность проверяемой опера- 25 тивной памяти.

Формула из обретения Устройство для контроля оперативной памяти, содержащее блок отображения, re- 30 нератор, формирователь сигналов выборки, триггер записи-чтения, счетчик адреса, счетчик кадров, блок сравнения, первый триггер, причем первый вход блока отображения является информационным входом 35 устройства, первым управляющим входом которого является выход формирователя сигналов выборки, вход которого и первый 40 вход блока сравнения объединены и подключены к выходу генератора, прямой выход триггера записи-чтения является вторым управляющим выходом устройства, информационным выходом которого явля- 45 ется выходом блока сравнения, входы первой группы которого соединены с информационными выходами счетчика адреса и являются адресными выходами устройства, информационные выходы счетчика 50

кадров подключены к входам второй группы блока сравнения, второй вход которого и второй вход блока отображения объединены и подключены к прямому выходу первого триггера, отличающееся тем, что, с целью повышения достоверности контроля за счет обнаружения неисправностей от взаимного влияния ячеек памяти, в него введены второй триггер, одновибратор, элемент задержки, первый и второй демультиплексоры, первый и второй мультиплексоры, первый и второй элементы ИЛИ, причем вход второго триггера подключен к.цнверсному выходу первого триггера, вход которого соединен с выходом второго мультиплексора, первый и второй входы которого подключены соответственно к выходам прямого и обратного переноса счетчика кадров, входы прямого и обратного счета которого подключены к первому и второму выходам второго демультиплексора, вход которого соединен с выходом второго элемента ИЛИ, первый вход которого подключен к инверсному выходу триггера записи-чтения, вход которого соединен с выходом первого мультиплексора, первый и второй входы которого подключены соответственно к выходам прямого и обратного переноса счетчика адреса, входы прямого и обратного счета которого подключены соответственно к первому и второму выходам первого демультиплексора, вход которого соединен с выходом первого элемента ИЛИ, первый вход которого соединен с выходом генератора, вход которого, вход одновибра- тора, управляющие входы первого и второго демультиплексоров и вход элемента задержки объединены и подключены к прямому выходу второго триггера, инверсный выход которого соединен с третьим входом блока отображения, вторые входы первого и второго элементов ИЛИ объединены и подключены к выходу одновибратора, управляющие входы первого и второго мультиплексоров объединены и подключены к выходу элемента задержки.

Изобретение относится к вычислительной технике и может быть использовано для функционального контроля ОЗУ большой информационной емкости. Цель изобретения - повышение достоверности контроля за счет более полного обнаружения неисправностей от взаимного влияния ячеек памяти. Устройство содержит счетчик адреса I,триггер записи-чтения 2, блок отображения 3, счетчик кадров 4, блок сравнения 5, первый триггер 7, генератор 7, формирователь сигналов выборки 8, второй триггер 9, одновибратор 10, первый демультиплексор I1,второй демультиплексор 12, первый элемент ИЛИ 13, второй элемент ИЛИ 14, первый мультиплексор 15 и второй мультиплексор 16, элемент задержки 17. 1 ил.