Устройство для вычисления логических производных многозначных данных Советский патент 1993 года по МПК G06F7/04 

Изобретение относится к области вычислительной техники и может быть исполь- зсвано для синтеза и анализа цифровых ЭЕтоматов, диагностики цифровых уст- ре йств, сжатия данных, управления, роботами-манипуляторами, синтеза топологии бсльших и сверхбольших интегральных

сх.

:М.

Целью изобретения является расширение класса решаемых задач за счет выпол- нсния операций разложения логических

Ф

нкций в ряд Тейлора.

Указанная цель достигается тем, что в устройство, содержащее первый блок уп- вления, первый блок памяти и первый огераиионный блок, содержащий два коммутатора и сумматор по модулю k, первый бл|ок памяти содержит два регистра, причем

вход пуска первого блока управления соединен с входом пуска устройства и с первым выходом первого блока управления, второй выход которого соединен с входом разрешения записи второго регистра, а третий выход первого блока управления соединен с вхо-. дом разрешения записи первого регистра, четвертый выход первого блока управления соединен с управляющим входом первого коммутатора, первый выход которого соединен с первым входом сумматора по модулю k, первый информационный вход устройства соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом второго регистра, введены (k-1) однотипных блоков памяти, (k-1) однотипных блоков управления и () однотипных

00 00 41

ю 41

м

операционных блоков, причем J-й блок памяти (где j - 1 ,...,k) дополнительно содержит первый и второй узлы регистров, j-й операционный блок дополнительно содержит умножитель по модулю к, выход которого соединен со вторым входом сумматора по модулю k J-ro операционного блока, выход которого соединен с информационным входом первого узла регистра j-ro блока памяти,вход разрешения записи которого подключен к третьему выходу j-ro блока управления, а выход первого узла регистров соединен с информационным входом первого регистра j-ro блока Памяти, выход пер- .. вого регистра j-ro блока памяти соединен с информационным входом первого коммутатора j-ro операционного блока, второй выход которого соединен с j-м выходом результата устройства, выход первого узла регистров j-ro блока памяти соединен с информационным входом второго регистра J- го блока памяти, причем вход разрешения записи второго узла регистров подключен ко второму выходу j-ro блока управления, а информационный вход второго узла регистров подключен к выходу второго коммутатора j-ro операционного блока, выход второго регистра j-ro блока памяти соединен с первым информационным входом умножителя по модулю k j-ro операционного блока, второй информационный вход которого соединен с вторым информационным входом устройства, управляющий вход которого соединен с управляющими входами вторых коммутаторов всех операционных блоков, первый выход первого блока управления соединен с входами пуска блоков управления со второго по к-й, причем j-й блок управления содержит генератор импульсов, три элемента ИЛИ, два счетчика, два дешифратора и триггер, причем вход пуска блока управления соединен с входом запуска генератора, с первыми входами первого, второго и третьего элементов ИЛИ и с первым выходом блока, второй оыход которого соединен с выходом второго элемента ИЛИ и с вторым входом первого элемента ИЛИ, выход которого соединен с входом установки в нуль первого счетчика, выходы которого соединены с входами первого дешифратора, выход которого соединен с вторым входом второго элемента ИЛИ, выход генератора импульсов соединен со счетными входами первого и второго счетчиков и четвертым выходом блоха управления, третий выход которого соединен с выходом триггера, информационный вход которого соединен с первым выходом второго дешифратора, второй эыход которого соединен с вторым входом третьего элемента ИЛИ, выход которого

0

5

0

5

0

соединен с входами установки в нуль триггера и второго счетчика, выходы которого соединены с входами второго дешифратора.

Суть предлагаемого подхода заключается в. оперативном логическом анализе многозначных данных, представленных в виде многозначных данных, представленных в виде многозначных функций алгебры логики, основанном на матричных математических моделях, имеющих прямое отображение в структуру вычислительного устройства, функционирующего на принципах конвейеризации и параллелизма.

В основу данного изобретения положены следующие математические модели работы компонентов устройства и их взаимодействия в процессе функционирования.

Многозначные данные могут быть описаны с помощью аппарата многозначных функций алгебры-логики. Так, одноименый массив многозначных данных, который однозначно аналитически записывается в виде многозначной функции алгебры логики f(xi,...,xn) ° f(X) представляется (возможно путем доопределения до требуемой размерности kn), где k и п - соответственно число переменных и значность логической функции, целые положительные числа) вектором Х Формально соответствие между вектором многозначных данных и многозначной функцией алгебры логики f(X) покажем следующим образом

35

t

40

причем х {0, k-1}, q t), Г-Т. Тем самым определяются позиции элементов вектора X, значения которых есть значения f(X) на упорядоченных в лексикографическом порядке наборах переменных,

Обобщая результаты работы Бохманна Д., Постхофа X двоичные динамические системы.-М.: Энергоатомиздат, 1986. логическую производную многозначной функции алгебры логики по 1-й переменной определим как логическую производную по 1-й переменной ч, с q-кратным циклическим отрицанием в виде

ЭГ(Х)/ЭХ| X lk-q.p РР 0

f(xixixn)(mod k),

(1)

«Vд

где xi при q соответствует циклическому дтрицанию переменной xi q раз, а при q О xi; функция циклического отрицания определяется в виде х х+1 (mod k), а ее таблица истинности приведена в таблице.

-q.p .р)-й элемент матрицы Ik размерности k x к. Матрица Ik определяется из атричного уравнения

Ik Bk Ik (mod k),

где Ik- единичная матрица размерности k x а (гп, з)-й элемент bm,s матрицы Bk (m, s О, k-1) определяется следующим образом;

bm.s ms (mod k),

Таким образом}вычисление логической Производной по 1-й переменной xi с q-крат- к ым циклическим отрицанием сводится к с ложению по модулю k значений многознач- юй функции алгебры логики f(X) на наборах

К-4

i,..,xi,..,xn; xixi,....xn; xi,...,xi,...,xn с учетом

ёоответствующей нормировки. Приведен-1

иые наборы отличаются только значением

.переменной xi, значения остальных пере1енных совпадают.

Логическая производная д f(X)/ 9xi по

и переменной xi с q-кратным циклическим

трицанием одноэначно-,задается своим i ектором значений дЈ/Эх|, вычисление коорого осуществляется с помощью матричного соотношения вида

% $ dXVdxi Dkn 0) X (mod k),(4)

°f

где Dkn - матрица размерности kn x kn, оормируется по правилу

«v

A

D

Q k -vVlk-q-P Sfl WC5) -символ кронекеровского произведения;

-1 lkn-1,

Ik1 . Ik - единичные матрицы размерности x k 1 и kn 1 x Si(p -) - матрица -ичного сдвига вправо размерности k x k.

Выражения (4) и (5) являются математи- ескими моделями функционирования заяв- 4яемого объекта.

Из приведенных математических моде- Лей следует:

6

10

15

20

25

55

1.Возможность организации регулярного и однородного вычислительного процесса для формирования численных признаков изменения значений многозначных данных,

2.Возможность наилучшего отображения этого процесса в структуру вычислительных средств, функционирующих по принципам конвейеризации и параллелизма, что развивается и показывается в настоящем предполагаемом изобретении.

Следовательно, предлагаемое устройство обеспечивает оперативную обработку многозначных данных, что позволяет решать перечисленные выше прикладные задачи, для чего известные технические решения не пригодны или нетехнологичны в изготовлении.

Тем самым, обосновывается важность решаемой в данном предполагаемом изобретении задачи.

На фиг.1 показана структурная схема устройства; на фиг.2 - структурная схема j-ro блока управления; на фиг.З - временная диаграмма функционирования блока управления; на фиг.4 -структурная схема первого блока регистров.

Устройство для вычисления логических производных многозначных данных (фиг.1) 30 содержит k блоков упражнения 1j, k блоков памяти 2j, и k операционных блоков 3j (| 1, k), причем шестой выход j-ro операционного блока 3j является j-м выходом устройства, входы со второго по четвертый которого являются соответственно входами 37i, 38i и 36i первого операционного блока 3i, а первый вход устройства является входом первого блока управления 11, причем первый вход s-ro блока управления 1S (s 2, k) подключен к первому выходу (s-1)-ro блока управления 1S-1, а выходы со второго по четвертый J-ro блока управления 1 соедине- ны со входами 25j, 24j и 23j j-ro блока памяти 2j, выходы 26j, 27j и 29j которого соединены 45 соответственно со входами 31j, 32j и 34j j-ro операционного блока 3j, причем выходы 31j и 35) j-ro операционного блока 3j соединены соответственно со входами 28j и 30j j-ro блока памяти 2j, а входы 36S, 37S и 38S s-ro операционного блока 3S подключены к выходам 39s-i,40s-i и 41S-1 (s-1)-ro операционного блока 3s-l.

Блок управления 1j предназначен для синхронизации работы компонентов устройства.

Блок памяти 2j предназначен для хранения исходных данных (элементов матрицы

результатов промежуточных вычислений.

35

40

50

Операционный блок 3j предназначен для вычисления kn 1 элементов вектора значений логической производной по 1-й переменной xi с q-кратным циклическим отрицанием.

Блок управления 1j имеет особенности схемотехнических решений и функционирования.

Блок управления 1j (фиг.2) содержит первый элемент ИЛИ 4j, второй элемент ИЛИ 5j, третий элемент ИЛИ 6j, генератор импульсов 7), первый счетчик 8j, второй счетчик 9j, первый дешифратор 10j, второй дешифратор 11j и триггер 12i, первый вход которого подключен к ()-My вы- ходу второго дешифратора 11, причем входы с первого по s-й второго дешифратора 11j (s og2 ( + k H+1 + 1), где наименьшее целое больше или равное ) подключены к соответствующим выходам второго счетчика 9j, a (kn-i + 1)-й выход второго дешифратора 11j соединен со вторым входом третьего элемента ИЛИ 6, выход которого соединен со вторыми входами (входами сброса) второго счетчика 9j и триггера 12j, причем выход триггера 12j является четвертым выходом блока управления 1), вход которого (вход пуска) является первым выходом блока управления 1 j, первыми входами первого элемента ИЛИ 4, второго элемента ИЛИ 5j и третьего элемента ИЛИ 6j, a также входом генератора импульсов 7) (входом пуска), выход которого является третьим выходом блока управления 1 и соединен с первыми входами (входами счета) второго счетчика 9j и первого счетчика 8, причем второй вход (вход установки в нуль) первого счетчика 8 подключен к выходу первого элемента ИЛИ А, а выходы с первого по т-й (т og2 ( + 1)0 первого счетчика 8 соединены с соответствующими входами первого дешифратора 10j, ( + 1)-й выход которого соединен со вторым входом второго элемента ИЛИ 5), причем выход второго элемента ИЛИ 5j соединен со вторым входом первого элемента ИЛИ 4j и является вторым выходом блока управления 1j.

Первый элемент ИЛИ 4j, второй элемент ИЛИ 5 и третий элемент ИЛИ 6j предназначены для логической обработки сигналов, поступающих на их входы, путем выполнения операций дизъюнкции.

Генератора импульсов 7) предназначен для формирования сигналов (прямоугольных импульсов) с постоянным периодом следования, равным одному такту работы устройства. Пуск/останов генератора импульсов 7j осуществляется внешним сигналом, подаваемым на вход пуска/останова генератора импульсов 7j.

. Первый счетчик 8i с коэффициентом счета 2m-1 (m ,log2 ( + 1)0 и второй счетчик

У) с коэффициентом счета 2S-1 (s og2 ( + + + 1)Q предназначены для подсчета числа тактов работы блока управления. Сброс счетчиков в начальное (нулевое) состояние осуществляется по переднему

0 фронту сигнала на вторых (управляющих) входах первого счетчика 8j и второго счетчика 9j.

Первый дешифратор 10j предназначен для формирования сигналов управления

5 блоком памяти 2j и сигнала установки в нуль первого счетчика 8j.

Второй дешифратор 11j предназначен для формирования сигналов управления триггером 12j и сигнала установки в нуль

0 второго счетчика 9j.

Триггер 12j - триггер D-типа - предназначен для формирования сигналов управления операционным блоком 3j. Установка триггера 12j в начальное (нулевое) состоя5 ние осуществляется по переднему фронту сигнала на его втором входе. Установка триггера 12j в состояние, соответствующее высокому логическому уровню напряжения на выходе триггера 12j, осуществляется по

0 переднему фронту сигнала на его первом входе.

Блок управления 1j в совокупности рассматриваемых компонентов работает следующим образом.

5 Временная диаграмма функционирования блока управления 1j показана на фиг.З. Сигнал пуска со входа блока управления 1j передается на первые входы первого элемента ИЛИ AJ, второго элемента ИЛИ 5j и

0 третьего элемента ИЛИ 6j. В результате этого осуществляется установка триггера 12j в нулевое состояние, а также сброс первого счетчика 8 и второго счетчика 9 в состояние 00...0. Кроме того, сигнал пуска передается

5 со входа блока управления 1j на первый выход блока управления 1j и вход пуска/останова генератора импульсов 7j, что обуславливает запуск генератора импульсов 1. Начиная с момента времени t0 на

0 выходе генератора импульсов 1 формируется последовательность прямоугольных импульсов (фиг.З), которые поступают на первые входы (входы счета) первого счетчика 8j, второго счетчика 9j и третий выход

5 блока управления 1j.

В момент времени tkn 1, когда на выходах первого счетчика 8j формируется дво,п-1 + 1

ичный эквивалент числа kn , на (1 + 1)-м выходе первого дешифратора 10j формирустоя высокий логический уровень напряжения, который поступает на второй вход второго элемента ИЛИ 5j. В результате этого на ыходе второго элемента ИЛИ 5 формиру- тся высокий логический уровень напряже- ия, который передается на второй выход лока управления 1j (фиг.З) и на второй вход ервого элемента ИЛИ 4. С выхода первого лемента ИЛИ 4j высокий логический уро- ень напряжения передается на второй ход (вход установки в нуль) первого счетчи- а 8j, в результате чего счетчик 8 переклю- ается в состояние 00...0.

Описанный цикл работы блокауправлеия 1j повторяется через каждые k актов.

+ 1

В момент времени tk

п-1+1

когда на

ходах второго счетчика 9 формируется

пмиыый ЯК-РМПЯПРНТ чмг.ля kn+ 1. на

(I

1+1 + 1)-м выходе второго дешифратора формируется высокий логический уронь напряжения, по переднему фронту коэого происходит переключение триггера в состояние, соответствующее высокому

овню напряжения (логической единице) выходе триггера 12j, В момент времени 1 + 1 4-1 на ( + 1)-м выходе второго

шифратора 11j формируется низкий уронь напряжения (логический нуль), однако выходе триггера 12j сохраняется высокий

гический уровень напряжения (триггер

ащелкивается).

В момент времени tm (m + ) на ходах второго счетчика .9j формируется оичный эквивалент числа kn + krf + + 1. результате этого на (kn + kn + 1)-м ходе второго дешифратора 11 формируя высокий логический уровень напряже- я, которое поступает на второй вход

тьего элемента ИЛИ 6j. С выхода третье- элемента ИЛИ 6j высокий логический уро- нь напряжения передается на вторые оды (входы установки в нуль) второго счет- ка 9j и триггера 12-. В связи с этим второй

тчик 9j переключается в состояние 00...О, ia выходе триггера 12j формируется низ- 7 логический уровень напряжения (фиг.З).

Описанный цикл работы блока управлени-я 1j повторяется kn - 1 раз, начиная с момента времени tmt-i. В момент времени tp р kn + ) на вход блока управления 1j подается сигнал останова, являющийся признаком конца работы блока управления. по которому осуществляется останов гене- ра -ора импульсов 1, а также установка в нулевое состояние первого счетчика 8j, вто- ро о счетчика 9j и триггера 12j.

10

15

20

25

зо

35 40

45

50

55

Блок питания 2j имеет особенности схемотехнических решений и функционирования.

Блок памяти 2 (фиг,1) содержит первый регистр 13j, второй регистр 14j, первый узел регистров 15j и второй узел регистров 16j, второй (информационный) вход которого является информационным входом 30j блока памяти 2j, причем вход управления 23j блока памяти 2j является первыми входами (входами разрешения записи) второго узла регистров 16j и второго регистра 14, второй (информационный) вход которого подключен к выходу узла регистров 16j, а выход второго регистра 14j является информационный выходом 29j блока памяти 1. вход управления 24j которого является первыми входами (входами разрешения записи) первого регистра 13j и узла регистра 15j, причем второй (информационный) вход узла регистров 15j является информационным входом 28j блока памяти 2j, вход 23j которого подключен к его выходу 26j, а выход узла регистра 15 соединён со вторым информационным входом первого регистра 13j, выход которого является информационным выходом 21 блока памяти 2.

Первый регистр 13j предназначен для хранения результатов промежуточных вычислений. Запись данных, поступающих на информационный вход первого регистра 13j осуществляется по переднему фронту сигнала на его входе управления,

Второй регистр 14 предназначен для хранения исходных данных (элементов матрицы 6kn {{s}. Запись данных, поступающих на информационный вход второго регистра 14j осуществляется по переднему фронту сигнала на его управляющем входе.

Узел регистров 15 предназначен для хранения результатов промежуточных вычислений. Запись данных, поступающих на информационный вход первого блока регистров осуществляется по переднему фронту сигнала на его входе управления..

Узел регистров 16 предназначен для хранения исходных данных (элементов

матрицы Dkn M, Запись данных, поступающих на информационный вход узла регистров 16 осуществляется по переднему фронту сигнала на его управляющем входе.

Узел регистров 15 имеет особенности схемотехнических решений и функционирования.

Узел регистров 15) (фиг.4) содержит элементов задержки 173 (s 1. ) и регистров 18Р (р 1, ), причем второй (информационный) вход первого регистра

4j.

.n-l

а выход k -го регистра 18kn является выходом узла регистров 15j, первый вход которого (вход разрешения записи) является входом элемента задержки

17k

п - 1

причемлыход m-го элемента задержки 17т (т 2, ) соединен со входом (т-1)го элемента задержки 17т:1, и первым пходом (входом разрешенип записи) m-ro регистра 18т, второй.(информационный) пход которого подключен к выходу (m-1)-ro регистра 18пм, причем первый вход (вход разрешения записи) первого регистра 18i подключен к выходу первого элемента задержки 17i.Элемент задержки 17S (s 1, kn) предназначен для задержки сигнала, поступающего яа его вход на время Дг, причем

кп 2 .st3

s - 1

(где 1з - длительность сигнала записи).

Регистр 18Р (р 1 ,) предназначен для временного хранения информации, которая записывается с его второго входа по переднему фронту сигнала записи, поступающего яа первый вход.

Узел регистров 15j в совокупности рассматриваемых компонентов работает сле- .дующим образом.

При поступлении на первый (управляющий) вход узла регистров 15 сигнала записи, по его переднему фронту, через время А г3 я рои сходит запись содержимого (кп

- 1)-го регистра 18kn - 1 в регистр

. Через время 2Дг8 сигнал записи поступает на первый вход ( - 1)-го регистра 18k 1 - t. В результате этого происходит запись содержимого ( - 2)-ro регистра 18k1

п - 1

1,П-1

2 в (к - 1)-й регистр

-1 ..Таким образом, содержимое (m-1)-ro регистра 18jn-i записывается в т-й регистр 18т (т 2, k ), причем в первый регистр 18i записываются исходные данные, поступающие на второй (информационный) вход регистра 15,

Структурная организация компонент и правила функционирования узла регистров 16 аналогичны структурной организации компонент и правилам функционирования узла регистров 15, за исключением того, что а состав второго блока регистров 16 входит k элементов задержки и k регистров.

Блок памяти 2 в совокупности рассматриваемых компонентов работает следующим образом.

Предварительно в узел регистров 1 GJ записываются исходные данные (элементы

матрицы bkn ty, поступающие на информационный вход 30j блока памяти 2j, причем в р-й регистр (р ) узла 16 записывается

((Н)1, (p-1)k H)-1 элемент матрицы & Ф Начиная с момента времени to, на управляющие входы 25 и 25 блока памяти 2j

поступают сигналы записи, которые передаются на первые (управляющие) входы первого регистра 13, первого узла регистров 15, второго регистра 14j и второго узла регистров 16. Исходные данные, поступаю5 щие на информационные входы 28 и 30j Блока памяти 2, записываются соответственно в первые узел регистров 15 и второй узел регистров 16, с выходов которых поступают соответственно на вторые (информао ционные) сходы первого регистра 13 и второго регистра 14, С выходов первого регистра 13 и второго регистра 14 данные поступают соответственно на информационные выходы 27 и 29 блока памяти 2j,

5 Обеспечивая тем самым циркуляцию данных через блок памяти 2.

Операционный блок 3 имеет особенности схемотехнических решений и функционирования.

0 Операционный блок 3j (фиг.1) содержит первый коммутатор 19, второй коммутатор 20, сумматор по модулю k21j и умножитель по модулю k 22j, второй (информационный) вход которого является информационным

5 входом 36 и информационным выходом 39 операционного блока 3, а первый (информационный) вход умножителя по модулю k 22j является информационным входом 34 операционного блока 3 и подключен ко второ0 МУ (информационному) входу второго коммутатора 20, причем первые (управляющий) вход второго коммутатора 20 является управляющим входом 32j и управляющим выходом 40) операционного блока 3, а тре5 тий (информационный) вход второго коммутатора 20 является информационным входом 38 и информационным выходом 41j операционного блока 3, вход управления 31 которого является первым (управляю0 щий) входом первого коммутатора 19, причем второй (информационный) выход первого коммутатора 19 является информационным выходом 42 операционного блока 3, информационный иход 32 которого явля5 ется вторым (информационным) входом первого коммутатора 19, а первый (информационный) выход первого коммутатора 19 соединен с первым (информационным) входом сумматора по модулю k 21, причем второй (информационный) вход сумматора по

модулю k 21 j подключен к выходу умножителя по модулю k 22, а выход сумматора по мсдулю 21 является информационным выходом 32 операционного блока 3j, информационный выход 35j которого является вьходом второго коммутатора 20j.

Первый коммутатор 19j (демультиплек- сор) предназначен для передачи данных со второго входа на первый выход (при низком логическом.уровне напряжения на первом управляющем входе первого коммутатора 1Sj). При высоком логическом уровне напряжения на первом (управляющем) входе первого коммутатора 19 информация пере- дг ется со второго входа первого коммутато- PC 19j на его второй выход.

Второй коммутатор 20j (мультиплексор) nf едназначен для передачи данных со вторе го входа на выход (при низком логическом уровне напряжения на первом (управляю- щзм) входе второго коммутатор.а 20j). При высоком логическом уровне напряжения иг первом (управляющем) входе второго ксммутатора 20j информация передается и «i выход с третьего входа второго комму- татора 20.

Сумматор по модулю k 21 предназначен для сложения по модулю k данных, поступающих на его первый и второй входы (пример технической реализации суммато- р по модулю k, приведен ).

Умножитель по модул ю k 22j предназначу н для умножения по модулю k данных, поступающих на его первый и второй входы. Пример технической реализации умножите- л$ по модулю k приведен).

Операционный блок 3j в совокупности рассматриваемых компонентов работает с/ едующим образом.

Предварительно на управляющий вход 3 операционного блока 3 подается высокий уровень напряжения (логическая едини- ц з), а на информационный вход 38j операционного блока 3 - Q-1), (p-1))-e

3t ементы матрицы Dkn (р ш 1, k), которые поступают на третий вход второго коммута- тс ра 20. С выхода второго коммутатора 20j

Д|

иные поступают на информационный выход 35j операционного блока 3j. Таким образом осуществляется загрузка элементов у лч

м трицы Die D J-й блох памяти 2. В рабочем режиме операционного блока 3 на упраоляющий вход 37j подается низкий уро- BfHb напряжения (логический нуль).

| Исходные данные, элементы вектора значений )t многозначной функции алгебры логики f(X), поступают с информационно- rq входа 36j операционного блока 3j на его

0

5

0 5

выхода 29 и на второй (информационный) вход умножителя по модулю k 22.

Начиная с момента времени to на первый (управляющий) вход первого коммутатора 19 поступает низкий логический уровень напряжения. На выходе умножителя по модулю k 22j формируется результаты

умножения элементов матрицы bkn на элементы вектора ), которые поступают на второй вход сумматора по модулю k 21. Поскольку на первый вход сумматора по модулю k 21 с первого (информационного) выхода первого коммутатора 19 поступают данные, значения которых равны нулю, то результаты умножения со второго входа сумматора по модулю k 21j передаются на выход сумматора по модулю k 21 и на выход 33j .операционного блока 3j.

С момента времени на первый вход сумматора по модулю k 21 j поступают отличные от нули данные. Результат сложения передается с выхода сумматора по модулю k 21j на выход 33 операционного блока 3j.

Начиная с момента tk

п - ( + 1

на первый

(управляющий) вход первого коммутатора 19 поступает высокий логический уровень напряжения. В связи с этим результаты вычислений (j-e kn элементов вектора д%/ dxi) передаются со второго входа первого коммутатора 19 на его второй выход и на выход 42 операционного блока 3j.

С момента времени tkn 1 + kn 1 описанный цикл работы операционного блока 3 повторяется раз и заканчивается в момент времени tp (р kn + ).

Устройство для вычисления логических производных многозначных данных в совокупности рассматриваемых компонентов работает следующим образом.

Предварительно на второй (управляющий) вход устройства подается высокий логический уровень напряжения, а на третий вход-(0-1),(p-1))-e элементы матрицы

Dk° G- Р Tj), которые записываются во второй узел регистров 16 каждого блока памяти 2j.

Пуск устройства осуществляется по заднему фронту сигнала на первом (управляющем) входе устройства. На третий вход устройства в рабочем режиме подается низкий логический уровень напряжения, исход- ные данные, элементы вектора 5 многозначной функции алгебры логики f(X), последовательно поступают на четвертый вход устройства, откуда передаются на входы 36j операционных блоков 3. На выходах 42j операционных блоков 3 формируются

.4

элементы вектора д%д/х, которые передаются на j-e выходы устройства. Конец работы устройства определяется сигналом останова, поступающим на первый вход устройства и одновременно на входы блоков управления 1j.

Таким образом, устройство позволяет вычислять вектор значений d /dfci логической производной по переменной xt с q- кратным циклическим отрицанием многозначной функции алгебры логики f(X). Причем в j-м операционном блоке 23j осуществляется вычисление({И)к+$)-х элементов вектора 35t/3xi (s 0, k-1),

Таким образом предлагаемое устройство обладает следующими достоинствами по сравнению с прототипом:

1.Повышением качественных и количественных показателей решения нового класса задач за счет возможности вычислений на высокопроизводительных параллельно-конвейерных структурах.

2.Повышением технологичности изготовления средств для решения нового класса задач и, как следствие, снижение стоимости и затрат.

Формула изобретения 1. Устройство для вычисления логических производных многозначных данных, содержащее первый блок управления, первый блок памяти и первый операционный блок, содержащий два коммутатора и сумматор по модулю К, первый блок памяти содержит два регистра, причем вход пуска первого блока управления соединен с входом пуска устройства и с первым выходом первого блока управления, второй и третий выходы которого соединены с входами разрешения записи первого и второго регистров соответственно, четвертый выход первого блока управления соединен с управляющим входом первого коммутатора, первый выход которого соединен с первым входом сумматора по модулю К, первый информационный вход устройства соединен с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом второго регистра, отличающееся тем, что, с целью.расширения класса решаемых задач путем выполнения операций разложения логических функций в ряд Тейлора, в устройство введены k-1 однотипных блоков памяти,-1 однотипных блоков управления и k-1 однотипных операционных блоков, причем

j-й блок памяти (где J 1 дополнительно

содержит первый и второй узлы регистров. j-й операционный блок дополнительно содержит умножитель по модулю К, выход ко

торого соединен с вторым входом сумматора по модулю К j-ro операционного блока, выход которого соединен с информационным входом первого узла регистров J-ro блока памяти, вход разрешения записи которого подключен к третьему выходу J-ro блока управления, выход первого узла регистров соединен с информационным входом первого регистра j-ro блока памяти, выход

первого регистра j-ro блока памяти соединен с информационным входом первого коммутатора j-ro операционного блока, второй выход которого соединен с j-м выходом результата устройства, выход второго узла

регистров J-ro блока памяти соединен с информационным входом второго регистра J- го блока памяти, причем вход разрешения записи второго узла регистров подключен к второму выходу j-ro блока управления, а информационный вход второго узла регистров подключен к выходу второго коммутатора J-ro операционного блока, выход второго регистра j-ro блока памяти соединен с первым информационным входом умножителя по

модулю К j-го операционного блока, второй информационный вход которого соединен с вторым информационным входом устройства, управляющий вход которого соединен с управляющими входами вторых коммутаторов всех операционных блоков, первый выход первого блока управления соединен с входами пуска блоков управления с второго по k-й.

2. Устройство поп.1,отличающеес я тем, что j-й блок управления содержит генератор импульсов, три элемента ИЛИ, два счетчика, два дешифратора и триггер, причем вход пуска блока соединен с входом запуска генератора, с первыми входами

первого, второго и третьего элементов ИЛИ и с первым выходом блока, второй выход которого соединен с выходом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, выход которого соединен с

входом установки в О первого счетчика, выходы которого соединены с входами пер- вого дешифратора, выход которого соединен с вторым входом второго элемента ИЛИ, выход генератора импульсов соеди0 нен со счетными входами первого и второго

счетчиков и четвертым выходом блока, третий

. выход которого соединен с выходом триггера,

информационный вход которого соединен с

первым выходом второго дешифратора, вто5 рой выход которого соединен с вторым входом третьего элемента ИЛИ, выход которого, соединен с входами установки в О триггера и второго счетчика, выходы которого соедине- ны с входами второго дешифратора.

iLZLCQl

e

5 fo

Сигнал пуска

Сигнал останова.

1

Сигналы записи в блок регистров }6 ; ирегистр Ј

ЩЛШЖШН

Сигнам записи 8 foot регистров 15j а /хил/яр /5/

,.1,v-U II

И.(j. I. .I ..L-ц i t t (( И

totitt tm tp

- фие.З

И