Оперативное запоминающее устройство с коррекцией ошибок Советский патент 1993 года по МПК G11C29/00 

Изобретение относится к вычислительной технике, в частности к запоминающим стройствам, предназначенным для исполь- ования в системе контроля и управления и .д.

Цель изобретения - расширение функциональных возможностей устройства путем елекции ошибок, выделение отказавших чеек и запоминания их адресов.

На фиг.1 представлена схема предлага:мого устройства. Устройство содержит

первый коммутатор 5, первый 6 и второй 7

свертки по модулю два, первый 8 и

торой 9 накопители, с первого по пятый

0-14 регистры, первый 15 и второй 16 элеиенты неравнозначности, третий 17 и четертый 18 блоки свертки по модулю два,

ервую 19 и вторую 20 группу сумматоров

ю модулю два, второй 21 коммутатор, блок

,12 управления, первую 23i, вторую 232.и

ретью23з группы элементов И.

Схема включает также информационные 1, управляющие 2i, 1г входы , информационные выходы 3 устройства и адресные входы 4 второго накопителя. Также входят в схему первый управляющий вход 24, со второго по пятый 29-32 управляющие входы первого коммутатора, информационные входы с первого по четвертый 37-40 блока управления, управляющие выходы с первого по седьмой 32-36 блока управления, первые 60 и вторые 61 входы элементов И первой группы, первые 62 и вторые 6 входы элементов И второй группы, первые 64 и вторые 65 входы первой группы сумматоров по модулю 2, первые 66 и вторые 67 входы второй группы сумматоров по модулю 2, первые 68 и вторые 69 входы третьей группы элементов И.

На фиг.2.3 представлены функциональные схемы блока управления и первого коммутатора. Коммутатор 5 (фиг.З) содержит элементы И 41-43 и элементы ИЛИ 44. Блок управления 2 (фиг.2) содержит элементы ИЛИ 45-48, элемент НЕ 49, элементы И 50- 53, элементы задержки 54-58, элемент ИЛИ 59.

ЧиГ

Ј

00 л vj Сл) О

Устройство работает следующим образом.

В начальном состоянии с первого по пятый регистры 10-14 обнулены. Запи- сыв.информация одновременно с подачей сигнала Запись на вход 2г подается на информационный вход 1, коммутатора 5 в виде n-го разрядного слова. Адрес информации, записываемой в первый 8 накопитель, поступает в адресную систему второго 9 накопителя и записывается в пятом регистре 14, На выходе коммутатора 5 записываемое слово разделяется на два полуслова, состояние из п/2 разрядов каждое и обозначается соответственно А и В. Каждое из полуслов А и В поступают в первый накопитель 8, условно разбитый на две части, и в первый 6 и второй 7 блоки свертки по модулю два, где производится анализ полуслов на четкость. При записи происходит занесение в первый накопитель 8 слова и записываются контрольные биты. Считывание происходит по сигналу Считывание, подаваемому на вход 22 блока управления 22. При этом блоком управления 22 вырабатываются сигналы на выходах 33, 34. В результате каждое из полуслов поступает в регистр с первого по четвертый 10-13. С помощью третьего и четвертого 17 18 блоков свертки по модулю 2 производится контроль считанных полуслов. При невыполнении контрольного соотношения на выходе соответствующего из блоков 17 или 18 присутствует код 1. Если же контрольное соотношение выполняется, то на выходах блоков 17 и 18 код О. На выходе элемента ИЛИ 45 так же код О, который закрывает элементы И 51. Одновременно на выход элемента И 50 поступает код 1, который через элементы ИЛИ 48 передается на выход 36 блока управления 22. На входы элементов И 23i, 232 с выходов третьего и четвертого 17, 18 блоков свертки по модулю 2 поступает код О. Поэтому при наличии единичного сигнала на выходе 36 блока 22 управления через второй 21 коммутатор содержимое третьего и четвертого 12 и 13 регистров передается на информационный выход 3 устройства без изменения.

Если при считывании зафиксирована ошибка, то на выходе хотя бы одного из третьего и четвертого 17, 18 блоков свертки по модулю 2 формируется код 1. Это приводит к появлению кода 1 на выходе элемента ИЛИ 45, под действием которого блокируется выдача единичного сигнала на выход 36 блока управления 22. Элемент И 51 открыт и на 31 выдается единичный сигнал. Пусть ошибка зафиксирована в полуслове А, которое считано на первый регистр

10, тогда под действием сигналов на выходе 31 и входе 24 через коммутатор 5 в первый накопитель записывается обратный код числа А, Так как на выходе четвертого блока

5 свертки по модулю 2(18) код О, то обратный код полуслова В через первый коммутатор 5 не проходит: в ячейке первого накопителя остается полуслово В. Под действием сигнала 33 производится считыва0 кие инверсного полуслова А и прямого полуслова В на третий и четвертый 12, 13 регистры. В результате считывания прямого и обратного полуслова А в третьем регистре 12 на инверсных выходах код 1 будет в том

5 разряде, который отказал. Этот код через соответствующий из элементов И 23т поступает на вход первой группы сумматоров по модулю 2(19) и инвертирует искаженный разряд полуслова А. Если имеется только

0 один отказавший разряд, то на выходе элемента неравнозначности 15 код 1. Этот код поступает на вход 38 блока управления 22. На выходе элемента ИЛИ 59 код 1, поэтому на выходе 36 в этом случае форми5 руется единичный управляющий сигнал, по которому через второй коммутатор 21 на информационный выход 3 устройства выдается исправленная информация.

Одновременно производится запись

0 прямого кода полуслова А через коммутатор 5 в первый накопитель 8 по сигналу 30 блока управления 22. Аналогично производится исправление ошибки в полуслове В или в двух полусловах А и В одновременно. Еди5 ничный сигнал с выхода элемента И 53 подается на элемент И 46 и формирует код 1 на выходе 34 блока управления 22. Если обнаружена вновь ошибка, то на выходе третьего и четвертого 17, 18 блоков свертки

0 по модулю 2 формируется код 1. Так как сигнал 22 отсутствует, то элементы И 50 и 51 закрыты. Код 1 с выхода элемента И 45 поступает на элемент И 52 и формирует единичный сигнал на выходе 35 блока управле5 ния 22. Этот сигнал поступает на группу элементов И 23i и пропускает содержимое пятого регистра 14 на входы второго накопителя 9.

Если же ошибка в третьем и четвертом

0 17, 10 блоках свертки по модулю 2 не будет вновь обнаружена(на выходах блоков 17,18 код О), то на выходе элемента ИЛИ 45 будет отсутствовать единичный сигнал, элемент И 52 будет закрыт. Таким образом,

5 предложенное устройство с отличии от известного имеет возможность обнаружить отказ и записывать адрес отказавшей ячейки памяти во второй накопитель. При необходимости данные об отказе выводятся

оператору (на индикацию) для устранения

неисправности. Сбойные ошибки корректируются в цикле работы устройства.

Формула изобретения Оперативное запоминающее устройст- ю с коррекцией ошибок, содержащее перши накопитель, с первого по четвертый эегистры, с первого по четвертый блоки свертки по модулю, два первый и второй соммутаторы, первую и вторую группы эле- иентов И, блок управления, первый и вто- эой элементы неравнозначности первую и зтору ю группы сумматоров по модулю два, тричем информационные входы первой группы первого коммутатора являются информационными и адресными входами устройства, управляющими входами которого являются первый и второй входы блока управления, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим управляющими входами первого коммутатора, информационные входы второй группы которого подключены к соответствующим инверсным выходам первого регистра, информационные входы которого и информационные входы третьего регистра соответственно объединены и подключены к выходам первой группы первого накопителя, входы первой группы которого и входы первого блока свертки по модулю два соответственно объединены и подключены к выходам первой группы первого коммутатора, информационные входы третьей группы которого соединены с соответствующими инверсными выходами второго регистра, информационные входы которого и информационные входы четвертого регистра соответственно объединены и подключены к выходам второй группы первого накопителя, первый и второй входы которого соответственно подключены к выходам первого и второго блоков свертки по модулю два, входы второй группы первого накопителя и входы второго блока свертки по модулю два соответственно объединены и подключены к выходам второй группы первого коммутатора, информационные входы четвертой группы которого, входы третьего блока свертки по модулю два и первые входы сумматоров по модулю два первой группы соответственно объединены и подключены к прямым выходам первого регистра, управляющий вход которого и управляющий вход второго

регистра объединены и подключены к четвертому выходу блока управления, пятый выход которого соединен с управляющий входом второго коммутатора, выходы которого являются информационными выходами устройства, информационные входы пятой группы первого коммутатора входы четвертого блока свертки по модулю два и первые входы сумматоров по модулю два

второй группы соответственно объединены и подключены к прямым выходам второго регистра, входы первого элемента неравнозначности и первые входы элементов И первой группы соответственно объединены

и подключены к инверсным выходам третьего регистра, управляющий вход которого и управляющий вход четвертого регистра объединены и подключены к шестому выходу блока управления, третий вход которого соединен с выходом второго элемента неравнозначности, входы которого и первые входы элементов И второй группы соответственно объединены и подключены к инверсным выходам четвертого регистра, выход

. первого элемента неравнозначности соединен с четвертым входом блока управления, пятый вход которого, второй вход элементов И второй группы и четвертый управляющий вход первого коммутатора объединены и

подключены к выходу четвертого блока свертки по модулю два, шестой вход блока управления, второй вход элементов И первой группы и пятый управляющий вход первого коммутатора объединены и

подключены к выходу третьего блока свертки по модулю два, информационные вход первой и второй групп второго коммутатора подключены соответственно к выходам сумматоров rib модулю два первой и второй

групп, вторые входы которых соединены соответственно с выходами элементов И первой и второй групп, отличающееся тем, что, с целью расширения области применения устройства за счет селекции ошибок и

запоминания адреса отказавшей ячейки, в него введены пятый регистр, третья группа элементов И и второй накопитель, причем адресные входы устройства соединены с входами пятого регистра, выходы которого

подключены к первым входам элементов И третьей группы, выходы которых соединены с входами второго накопителя, вторые входы элементов И соединены с седьмым выходом блока управления.

J3

Фиг.1

Ш 25 26 7

15 IS 1 2928 27 7

28 27 /

Изобретение относится к вычислительной технике и может быть использовано в запоминающих устройствах. Цель изобретения - расширение области применения устройства за счет селекции ошибок и запоминание адреса отказавшей ячейки. Оперативное запоминающее устройство с коррекцией ошибок содержит первый и второй накопители с первого по пятый регистры, с первого по четвертый блоки свертки по модулю два, с первой по третью группы элементов И, первый и второй элементы неравнозначности и блок управления. 3 ил.