МНОГОКАНАЛЬНЫЙ ЦИФРОВОЙ ИНТЕГРАТОР Советский патент 1969 года по МПК G06F7/64 

Известны многоканальные цифровые интеграторы, содержащие преобразователь аналог - код, запоминающее устройство, счетчик кодовых импульсов, счетчик текущего времени, схемы сравнения, блок управления чтением и занисью и сумматор.

Предлагаемый интегратор отличается тем, что в нем запоминающее устройство содержит несколько разной емкости групп динамических регистров, нричем входы динамических регистров группы с наименьшей емкостью подключены через вентили, управляющие входы которых подсоединены к выходу схемы сравнения младших разрядов счетчика кодовых импульсов и счетчика текущего времени, к выходу регистра преобразователя аналог - код, ВЫХОДЫ динамических регистров группы с наименьшей емкостью соединены через вентили, управляющие входы которых подключены к выходу схемы сравнения средних разрядов счетчика кодовых импульсов и счетчика текущего времени, со входами динамических регистров группы с емкостью, большей предыдущей группы динамических регистров, а выходы динамических регистров группы с наибольшей емкостью подсоединены через вентили, управляющие входы которых подключены к выходу схемы сравнения старших разрядов счетчика кодовых импульсов и счетчика текущего времени, ко входу сумматора.

соединенного с блоком управления чтением и записью.

Такое выполнение устройства позволяет осуществлять фильтрацию сигналов с высоким быстродействием, большим объемом накопляемой информации при относительно несложной реализации устройства.

На чертеже представлена блок-схема описываемого многоканального цифрового интегратора.

Запоминающим устройством интегратора является магнитный барабан 1 или магнитный диск. Л1агнитный барабан имеет поле 2 для записи синхроимпульсов, информационное

поле 3 для хранения в статическом состоянии накопленной информации, поля 4 н 5 для временного хранения данных в группах динамических регистров, при этом емкость динамических регистров поля 4 в целое число раз

меньше емкости динамических регистров поля 5. На поле 2 записаны кодовые имнульсы, которые делят окружность барабана на п равных участков (в каждом участке на любой дорожке может храниться одно число). Кодовые импульсы непрерывно воспроизводятся

и поступают на счетчик 6 кодовых импульсов,

батываются через задайные периоды времени импульсы квантования по уровню. С помощью этих импульсов измерение непрерывной функции сводится к измерению амплитуд дискретных сигналов. Входная информация поступает на преобразователь 11 аналог - код, в котором непрерывная функция преобразуется в дискретную и каждая амплитуда импульса преобразуется в пропорциональный код, который регистрируется иа регистре 12.

В преобразователе // после окончания преобразования очередного импульса вырабатывается сигнал окончания преобразования, который фазируется с ближайшим кодовым импульсом и устанавливает триггер 13 в единичное состояние.

Интегратор имеет счетчик 14 текущего времени, который разделен на четыре части. В первой части 15 фиксируется количество чисел, хранимых в одном из динамических регистров емкостью d поля 4, во второй части 16 - число групп чисел по d, хранимых в одном из динамических регистров емкостью р поля 5, в третьей части 17 - текущий адрес по окружности барабана, по которому необходимо хранимую в поле 5 инфермацию переписывать в информационное поле 3. В четвертой части 18 хранится номер дорожки, на которую указанная выше информация должна быть переписана. Запись информации в поле 4 управляется с помощью триггеров 19 и 20, логических схем «И 21-24 и схемы сравнения 25 младших разрядов. Чтение информации с поля 4 управляется с помощью триггеров 20 и 26, логических схем «И 27-30 и схемы сравнения 31 средних разрядов. Схемами «ИЛИ 32 и «И 33 вырабатывается импульс окончания записи в поле 4, схемами «ИЛИ 34 и «И 35 и 36 вырабатываются импульсы окончания чтения с поля 4. Запись в поле 5 управляется триггерами 57 - и 38, схемами «И 39 и 40 и схемой «ИЛИ 41. Чтение информации с поля 5 управляется триггерами 38 и 42, схемами «И 43-46, схемой «ИЛИ 47 и схемой сравнения 48 старших разрядов. Схемами «И 49 и 50 и схемой «ИЛИ 51 вырабатываются импульсы окончания чтения с поля 5. Информация, воспроизведенная с поля 5, поступает на один вход сумматора 52. На второй вход сумматора через блок 53 управления чтением и записью поступает накопленная ранее информация на дорожке, номер которой и место на ней определяются четвертой и третьей частями 18 и 17 счетчика 14 текущего времени. Выходные сигналы с сумматора 52 поступают через блок 53 на поле 3.

Для контроля правильной работы интегратора имеются счетчики 54-56. Импульсы квантования со схемы 10 одновременно поступают на схему «И 57, и если импульс проходит на вход этой схемы, то интегратор работает неправильно. Аналогичное назначение имеют схемы «И 58, 59. Схемы «И 60, 61 и 62, 63 предназначены соответственно для

управления триггерами 19, 20, 26 и 37, 38, 42. С помощью схемы «И 64 создаются импульсы сдвига, поступающие на регистр 12.

Прохождение сигналов в интеграторе ocvществляется следующим образом.

Входная информация поступает на вход преобразователя 11. Схема дискретных участков времени вырабатывает импульсы квантования, которые поступают также на преобразователь П. В результате образуются импульсы, амплитудные значения которых пропорциональны мгновенным значениям входного сигнала. Каждый из этих импульсов преобразуется в серию высокочастотных импульсов, число которых пропорционально амплитуде импульса. Эта серия имп льсов поступает на регистр 12. Ближайший кодовый импульс после окончания каждой серии поступает на триггер 13 и устанавливает его

в единичное состояние. Это является критерием того, что на регистре 12 имеется информация. Эта информация должна быть переписана на один из динамических регистров поля 4.

В предлагаемом интеграторе на полях 4 и 5 имеется по два динамических регистра. Иа одном из свободных динамических регистров емкостью d поля 4 записываются d последовательно поступивших с регистра 12 чисел.

Иосле этого накопление производится в другом динамическом регистре емкостью d до его заполнения, затем обратно в первый регистр. При этом соотнощения между емкостями динамических регистров поля 4 и поля 5 выбираются таким образом, что в течение времени заполнения одного регистра емкостью d с другого регистра информация обязательно переписывается в поле 5. Вместо двух регистров каждого поля можно применять по одному регистру, однако при этом необходимо иметь дополнительные счетчики, в которых фиксировалось бы состояние каждого из регистров. Выбор одного из динамических регистров поля 4 осуществляется с помощью триггеров 19 и 20 и схем «И 21-24. Место, на котором записывается информация с регистра 12, определяется частями 7 и 15 счетчиков и схемой сравнения 25 младших разрядов. Для нормальной работы интегратора частота квантованных импульсов не

должна превышать - , где t - время

куляции импульса в динамическом регистре поля 4. После переписи информации с регистра 12 через схему «И 33 проходит ближайший кодовый импульс k на счетчик 14 и одновременно устанавливает триггер 13 в пулевое состояние. Устройство готово к принятию очередного импульса.

После заполнения динамического регистра

НИИ. Если он был в единичном состоянии, то импульсом с выхода младших разрядов счетчика 14 в единичное состояние устанавливается триггер 20, а в нулевое - триггер 19. Единичное состояние триггеров 26 и 20 является критерием того, что в соответствуюидем динамическом регистре поля - накоплено d чисел. Переиись этой информации в поле 5 осуществляется при выдаче сигнала со схемы сравнения 31. При этом в зависимости от состояния триггеров 37 и 38 перепись производится в соответствующий динамический регистр. После окончания указанной переписи триггер 20 или 26 устанавливается в нулевое состояние. После заполнения одного из динамических регистров поля 5 с выхода средних разрядов счетчика 14 поступает импульс для фиксации на триггерах 37, 42 или 38 указанного заполнения. Перепись с поля 5 в информационное поле 3 осуществляется при выдаче со схемы сравнения 48 сигнала равенства адресов на старщих разрядах счетчиков 6, и 14. При этом по адресу, установленному в частях 17 и 18 счетчика 14, выбирается с поля 3 информация, к которой добавляется с помощью сумматора 52 считываемая с поля 5 информация, и результат через блок 53 управления чтением и записью записывается в поле 3.

В описываемом интеграторе предусмотрена возможность одновременно с накоплением информации осуществлять визуализацию накопленной информации.

Предмет изобретения

Многоканальный цифровой интегратор, содержащий преобразователь аналог - код, запоминающее устройство, счетчик кодовых импульсов, счетчик текущего времени, схемы сравнения, блок управления чтением и записью и сумматор, отличающийся тем, что, с целью повыщения его быстродействия, в

нем запоминающее устройство содержит несколько разной емкости групп динамических регистров, причем входы динамических регистров группы с наименьшей емкостью подключены через вентили, управляющие входы

которых подсоединены к выходу схемы сравнения младших разрядов счетчика кодовых импульсов и счетчика текущего времени, к выходу регистра преобразователя аналог-код, выходы динамических регистров группы с

наименьшей емкостью соединены через вентили, управляЕОЩие входы которых подключены к выходу схемы сравнения средних разрядов счетч ка кодовых импульсов и счетчика текущего времени, со входами динамических регистров группы с емкостью, больщей предыдущей группы динамических регистров, а выходы динамических регистров группы с наибольшей емкостью подсоединены через вентили, управляющие вхохчы которых подключены к выходу схемы сравнения старших разрядов счетчика кодовых импульсов и счетчика текущего времени, ко входу сумматора, соединенного с блоком управления чтением и записью.