УСТРОЙСТВО для ОПРЕДЕЛЕНИЯ ДОСТОВЕРНОСТИ ИНФОРМАЦИИ, ПЕРЕДАВАЕМОЙ ЦИКЛИЧЕСКИМ КОДоМ Советский патент 1971 года по МПК H04L1/24 H04L12/26 

Изобретение относится к технике измерений при передаче но дискретным каналам связи информации, закодированной циклическим кодом.

Известные устройства аналогичного назначения не позволяют вести подсчет ошибок в занятом канале, по которому передается информация.

Цель изобретения - обеспечить возможность подсчета ошибок в занятом канале. Цель достигается за счет включения на входе устройства регистра сдвига, состоящего из двух сумматоров по модулю два и четырех триггеров, на сбросовый вход которых подан сигнал с формирователя импульсов сброса. Сигнал с разрядов регистра сдвига через схему совпадения, на которую подан через элемент задержки сигнал с выхода счетчика выделения тактовых импульсов, подводится к одному из входов триггера схемы подсчета ошибок.

Блок-схема описываемого устройства приведена на чертеже.

Устройство состоит из регистра /, в состав которого входят два сумматора 2 и 5 и триггерные ячейки 4, 5, 6, 7, счетчика 8, схемы совпадения 9, элемента задержки 10, триггера И, схемы совпадения 12, счетчика пораженных комбинаций 13, триггера 14, схемы совпадения 15, триггера 16, элемента задержки

7/, схемы запрета 18, счетчика непораженных комбинацпй 19, формирователя импульсов сброса 20, схемы задержки 21, формирователя 22.

Работает устройство следующим образом.

Принятая информационная последовательность сигналов поступает на регистр /, старшим разрядом вперед (проверочные символы занимают младшие разряды). Информационные сигналы несколько опережают во времени импульсы первой тактовой частоты.

Первый информационный сигнал поступает через сумматор 2 иа триггерную ячейку 4, записывая единицу в первый ее триггер. Следующий за ним импульс первой тактовой частоты переводит первый триггер ячейки 4 в нулевое состояние и производит запись единицы во второй триггер. Следующий импульс второй тактовой частоты переводит второй трпггер ячейки 4 в нулевое состояние i записывает единицу в первый триггер ячейки 5. Таким образом, информациоппая последовательность продвигается по регистру слева направо. Как только первый разряд этой последовательности появляется па выходе, происходит суммирование по модулю два делителя и первых разрядов делимого, и в регистре заинсывается остаток. При появлении на выходе регистра первой единицы остатка производится суммирование делителя с этим остатком

и т. д. Наконец, после записи в регистр последнего разряда делимого в нем получается окончательный остаток или, если комбинация принята правильно, регистр переходит в нулевое состояние. В этот момент счетчик 8 выдает импульс на схему совпадения 9 через устройство задержки 10. Если после записи в регистр последнего разряда делителя все триггеры в регистре не устанавливаются в нулевое состояние, то на выходе схемы совиадения 9 при поступлении на ее вход импульса от счетчика 8 импульс не появляется, что свидетельствует о наличии в регистре остатка от деления. Появление же импульса иа выходе схемы совпадения 9 говорит о безошибочном приеме комбинации.

Импульс на выходе схемы совпадения 9 вызывает на выходе триггера 11 положительный перепад напрял ения, который не позволяет импульсу со счетчика 8, дважды задержанному, пройти на выход схемы совпадения 12. В случае, если на выходе схемы совпадения 9 имнульса нет, на выходе триггера 11 сохраняется отрицательный потенциал, и дважды задержанный импульс со счетчика 8 проходит на выход схемы совпадепия 12. Появление импульса на выходе схемы совпадения 12 свидетельствует о наличии остатка в регистре.

Первая схема задержки 10 имнульса, проверяющего состояние регистра, необходима для того, чтобы проверка регистра деления происходила после поступления последнего (для данной информационной комбинации) импульса второй тактовой частоты на регистр. Так как задержанный импульс со счетчика 8, в случае его прохождения на выход схемы совпадения 12, через формирователь сброса поступает на все цепи сброса, то необходима вторичная его задержка, во избежание неустойчивой работы устройства.

Импульс онлибки с выхода схемы совпадения 12 через анализатор последовательности ошибочных комбинаций 13 воздействует на триггер М, который снимает запрещающий потенциал со схемы совпадения 15; при этом схема совпадения дает разрешение фазирования, и на ее выходе возникает имнульс ошибки, создающий на выходе триггера 16 отрицательный перепад ианряжения. Триггер 16 в исходное состояние возвращает один из импульсов первой тактовой частоты, которые приходят на его вход через элемент задержки 17. Таким образом, на выходе триггера 16 ноявляется отрицательный импульс, который по времени перекрывает первый импульс второй тактовой частоты, и именно этот иосле;;нкй имнульс не проходит на выход схемы занрета 18. Счетчик 8 начинает отсчет четырнадцати импульсов, пропустив один. В резуль1ате следующий имнульс на выходе счетчика ;:оявляется вместе со следующим первым импульсом, т. е. проверка регистра сдвигается па одип такт.

Если при проверке оказывается, что в регистре записап остаток, то следующий проверочный импульс появляется уже вместе со вторым импульсом и т. д. до тех пор, пока

проверочный импульс не совпадет с моментом, когда в регистре нет остатка. В этом случае iipon,ecc фазирования останавливается, а импульсы с выхода совпадения схемы 9, свидетельствующие об отсутствии ошибок в

принимаемых комбнпациях, иодаются на тригГер 11, который запрещает прохождение им;;ульсов иа выход схемы совпадения 12. Одновременно имнульсы с выхода схемы совпадения 9 поступают на вход счетчика непораженпых блоков 19, который насчнтав определенное число следующпх друг за другом непора ;(еииь(х блоков информации, выдает сигнал па трнггер фазирования 14, который переходит в состояние запрета фазирования. Если

па счетчик непораженных блоков сигналы об отсутствии ошибок поступают не подряд, или если их набирается недостаточное количество, то импульс сброса уничтожает запись остатка в счетчике, и счетчик начинает счет непоражепных блоков сначала. Если же схема совпадения 12 снова выдает ошибки, то анализатор последовательпостп пораженных комбинаций, проанализировав их алгоритм, вьвдает сигнал на триггер 14, который оказывается в

состоянии разрешения фазирования.

Предмет изобретения

Устройство для определения достоверности информации, передаваемой циклическим кодом, содержащее схему подсчета ошибок, состоящую из триггера, счетчика непораженных кодовых ко.1бинаций, счетчика иораженных

кодовых комбинаций, схемы за)1рета, схемы совпадения, формирователь импульсов сброса, триггеры запрета фазпрования и устройства з; держки, отличающееся тем, что, с целью подсчета ошибок в занятом канале, по которому передается ипформация, па входе .канала включен регистр сдвига, состоящий из двух сумматоров :ю 1модулю два и четырех риггеров, на вход сброса которых подан сигнал с формирователя импульсов сброса, нодключеппьп через схему совпадения, на которую подан через элемент задержки сигнал с выхода счетчика выделения тактовых импульсов, к одному из входов триггера схемы иодсчета ошибок.