ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Советский патент 1973 года по МПК G11C15/00 

1

Известно запоминающее устройство (ЗУ), содержащее адресный накопитель, блок выбора адреса которого подключен через схему «И к ассоциативному -накопителю. Первый вход Накопителя связан с выходом дещифратора, подключенного к первому выходу счегчика-и:нди1катора, второй выход которою присоединен к блоку местного управления, связанному с разрядным блоком адресного накопителя.

Однако число неисправных ячеек, при котором устройство работоспособно, ограничено емкостью ЗУ.

Предложеданое ЗУ отличается от известного тем, что оно содержит кодирующий и декодирующий блоки и регистр мощности корректирующего кода, счетный вход которого подключен ко .второму выходу Счетчика-индикатора. Первый управляющий выход подсоединен к одному из входов кодирующего блока, другой вход которго связан со вторым входом ассоциативного накопителя, а выход - с разрядным блоком адресного накопителя. Второй управляющий выход регистра подсоединен к одному из входов декодирующего блока, другой вход которого связан с разрядным блоком, а выход - с блоком местного управления.

Это .позволяет обеспечить работу устройства при числе отказов, превосходящем е.мкость аосоциативного накопителя.

На чертеже изображена блок-схема ЗУ. ЗУ содержит адресный накопитель АН /, блок выбора адреса 2 которого подключен через схему «И 3 к ассоциативному накопителю 4, первый вход 5 которого связан с выходом дешифратора 6. Дещифратор 6 подключен к первому выходу 7 счетчика-индикатора 8, второй выход 9 которого (Присоединен к блоку местного управления БМУ 10, связанному

с разрядным блоком 11 АН /. Кроме того, устройство содержит входной регистр 12 с информационными входами 13 и управляющими входами М, связанными с БМУ 10. Выход 15 регистра 12 управляет входом опроса 16 накопителя 4 и входом 17 схемы «И 3, на вход 18 Которой подключена шина 19 отрицательного ответа накопителя 4. ЗУ содержит также кодирующий блок 20, декодирующий блок 21, регистр мощности корректирующего кода

РМКК 22, счетный вход 23 которого подключен ко второму выходу 9 счетчика-индикатора 8, первый управляющий выход 24 подсоединен к одному из входов кодирующего блока 20, другой ВХОД 25 которого связан со вторым

входо: 1 26 накопителя 4, а выход 27 - с разрядным блоком // АН 1. Второй управляющий выход 28 РМКК 22 подсоединен ко входу 29 декодирующего блока 21, вход 30 которого связан с разрядным блоком 11, а выход 31 -

с БМУ 10, один вход 32 регистра слова 32

связан с БМУ 10, другой вход 34 подсоединен к схеме «ИЛР1 35, на нервый вход 36 которой подключен выход 37 накопителя 4, а на второй вход 38 - выход 39 декодирующего блока 21. Ассоциативный накопитель 4 имеет входы записи 40, БМУ - вход операции 41.

Устройство работает следующим образом.

Одним из способов (например, с помощью контролирующих программ, записи-считывания пря1мых и обратных кодов, с последующим сравнением и т. д.) определяют адреса отказавщих ячеек. Эти адреса заносятся по входу записи 40 в признаковые части ячеек накопителя 4, информационные части которых используются при этом для замены неи-справных ячеек адресного накопителя /. РМКК 22 устанавливается на минимальную мощность по входу 42.

При этом возможны два режима работы.

При первом режиме РМКК 22 настралвается на код, обнаруживающий одну ощибку. Адреса отказа1вщих ячеек последовательно записываются в свободные ячейки накопителя 4, номера которых определяются ло состоянию счетчика-индикатора 8.

При записи очередного адреса отказавшей ячейки в накопитель 4 к содержимому счетчика-индикатора 8 по входу 43 прибавляется «1. Таким образом, по счетчику-индикатору 8 не только определяют номер очередной свободной ячейки накопителя 4, но и фиксируют число занятых ячеек. После записи в накопитель 4 адресов всех отказавщих ячеек АН 1 и при отсутствии сигнала переполнения на выходе 9 счетчика-индикатора 8 устройство готово к работе.

На входы 13 регистра 12 поступает адрес ячейки, к которой необходимо обратиться, а на входы 41 блока местного управления - сигналы кода операции и начала операции. БМУ 10 выдает необходимую последовательность управляющих сигналов, под воздействием которых адрес регистра 12 поступает на входы опроса 16 накопителя 4. Из накопителя 4 извлекается ответ, хранится ли в нем данный адрес. Если нет, то ло шине 19 поступает сигнал, разрещающий обратиться к АН 1 по запращиваемому адресу. Если же данный адрес хранится в накопителе 4, то происходит обращение к информационной части ячейки этого накопителя 4, в признаковой части которой хранится запращиваемый адрес.

Предположим, что в одной из ячеек АН 1, адрес которой не зафиксирован в накопителе 4, произошел отказ. Декодирующий блок 21 выдает сигнал «ошибка, который поступает в БМУ 10. По этому сигналу происходит восстановление искаженной информации (например, путем чтения ее из внешней памяти) и запись ее в накопитель 4. При этом в признаковую часть соответствующей ячейки накопителя 4 записывается адрес отказавшей ячейки. В дальнейшем обращение по данному адресу приводит к чтению информации из накопителя 4. Так система работает до тех пор, пока не происходит переполнение накопителя 4. В этом случае выдается сигнал переполнения, который по шине 9 поступает на вход БМУ 10 и на счетный вход 23 РМКК 22. По этому сигналу увеличивается мощность корректирующего кода (к содержимому РМКК 22 прибавляется «1, вследствие чего кодирующее и декодирующее

устройства настраиваются на соответствующий код), производится перезапись закодированной в этом коде информации в АН 1, определяются адреса неисправных ячеек, в которых более одного отказа (указанными выше

способами), и эти адреса заносятся по входу записи 40 в признаковые части ячеек накопителя 4, информационные части которых используются при этом для замены неисправных ячеек АН /. При отсутствии сигнала переполнения на выходе 9 устройство работает по новому циклу, как описывалось. При перезаписи информации те адреса неисправных ячеек, ошибки в которых исправляются применяемым в данном цикле корректирующим кодом, не записываются в накопитель 4. Таким образом, накопитель 4 частично освобождается, и можно записывать в него адреса неисправных ячеек по мере их обнаружения корректирующим кодом.

Для повышения вероятности обнаружения ошибки возможна периодическая проверка АН 1 с ПОМОЩЬЮ указанных ранее способов для обнаружения адресов неисправных ячеек, не обнаруженных корректирующим кодом.

Началом каждого нового цикла служит сигнал переполнения накопителя 4. При этОМ ЗУ повторяет указанные ранее действия.

Второй режим отличается от первого тем, что в начале работы системы корректирующий код минимальной мощности должен обнаруживать две ошибки и исправлять одну, а при дальнейшей работе мощность кода в соответствующем цикле всегда на «1 больше по сравнению с первым . По сигналу «ошибка исправлена информацию с выхода декодирующего блока 21 одновременно с выдачей ее через регистр слова 32 в другие устройства, записывают в свободную ячейку накопителя 4, в признаковую часть которой

заносят адрес соответствующей ячейки АН 1. В дальнейшем обращение по данному адресу производится к ячейке накопителя 4. Таким образом, не требуется восстановления и записи информации из внешней памяти

в случае, если в этой ячейке в дальнейшем произойдет еще один отказ в течении текущего цикла.

Предмет изобретения

Запоминающее устройство, содержащее адресный накопитель, блок выбора адреса которого подключен через схему «И к ассоциативному накопителю, первый вход которого связан с выходом дешифратора, подключенного к первому выходу стетчика-индикатора, второй выход которого присоединен к блоку местного управления, связанному с разрядным блоком адресного накопителя, отличающееся тем, что, с Целью обеспечения работы устройства при числе отказов, превышающем емкость ассоциативного накопителя, оно содержит кодирующий и декодирующий блоки и регистр мощности .корректирующего кода, счетный вход которого подключен ко второму

выходу счетчика-индикатора, первый управляющий выход Подсоединен к одному из входов кодирующего блока, другой вход которого овязан со вторым входом ассоциативного накопителя, а выход - с разрядным блоком адресного накопителя, второй у1правляю1щий выход гподсоединен к одному из входов декодирующего блока, другой вход которого связан с разрядным блоком, а выход -с блокам местного управления.

L™L и L™.-. I

b/J