Запоминающее устройство с исправлением информации в отказавших разрядах Советский патент 1987 года по МПК G11C29/00 

Изобретение относится к o6jiacTH вычислительной техники и может найти применение в цифровых вычислительных машинах.

Цель изобретения - повышение надежности устройства.

На чертеже изображена структурная схема запоминающего устройства (ЗУ) с исправлением ошибок в отказавших разрядах.

Устройство содержит блоки 1 ассоциативной памяти (к-разрядность данных ЗУ), блок 2 адресной памяти, регистр 3 адреса, регистр 4 входных данных, регистр 5 выходных данных, буферный регистр 6, предназначенный для кратковременного хранения признаков неисправного разряда, элементы И 7, блок 8 синхронизации, в состав которого входят элементы НЕ 9 и 10, элементы И 11 и 12, элемент ИЛИ 13, элемент И 14, элемент НЕ 15 и элементы 16 и 17 задержки. Устройство также содержит коммутаторы 18.

Устройство работает следующим образом.

При возникновении отказов в блоке 2 с помощью тестового контроля ЭВМ определяются отказавшие элементы памяти. Адреса отказавщих ячеек блока 2 и информация о работоспособности всех элементов памяти заносится в блоки 1 программно или вручную. Структура записи в блоке 1 следующая

А

ВТ С

где А -адрес отказавшей ячейки памяти; В -разряд признака неисправного разряда блока 2:

1 - неисправный разряд О - исправный разряд С -корректирующий разряд. Запись информации в ячейку блока 2 с неисправными разрядами происходит следующим образом.

Данные поступают от ЭВМ на входы регистра 4, код адреса ячейки поступает на входы регистра 3. С регистра 4 данные поступают на входы элементов И 7 и на входы блока 2, а по сигналу «Запись от ЭВМ записываются в блок 2 по адресу, установленному на адресных входах блока 2 с регистра 3. В режиме «Запись сигнал «Чтение имеет низкий, а сигнал «Запись -- высокий логический уровень. Сигнал «Чтение после инвертирования элементов НЕ 10 имеет высокий логический уровень, который поступает на один из входов элемента И 12, на другом входе которого - высокий логический уровень сигнала «Запись. В результате на выходе элемента И 12 будет высокий логический уровень, который, разветвляясь, поступает на элемент 16 задержки и на один из входов элемента И 14. На другом входе элемента И 14 присутствует высокий логический уровень, получаемый в результате инвертирования элементом НЕ 15 выходного сигнала элемента 16 задержки. В результате на выходе элемента

И 14 будет высокий логический уровень, поступающий на один из входов элемента ИЛИ 13 и элемент 17 задержки. На другой вход элемента ИЛИ 13 поступает низкий логический уровень с элемента И 11, котоQ рый получается в результате поступления на его входы сигнала «Чтение и инвертированного сигнала «Запись. В результате на выходе элемента ИЛИ 13 будет сформирован высокий логический уровень, поступающий на входы блоков 1, разрешая их

5 работу в режиме чтения. При поступлении на адресные входы блоков 1 адреса с регистра 3 происходит сравнение поступившего адреса с адресами А и АЗУ. Если адрес неисправной ячейки блока 2 занесен в блоQ ки 1, то при совпадении адресов и при появлении на входах чтения блоков 1 высокого логического уровня на выходах блоков 1 появляются сигналы признака неисправного разряда (ПНР), соответствующие В-разря- дам записи в блоках 1. По задержанному

5 относительно сигнала «Чтение сигналу высокого логического уровня с элемента 17 задержки на время, необходимое для считывания с блоков 1, регистр 6 принимает сигналы ПНР с блоков 1. Элементы И 7

-. формируют на основе данных из регистра 6 на своих выходах корректирующую информацию. В этот момент вре.мени с элемента 16 задержки высокий логический уровень поступает на входы записи блоков 1, а на входы чтения поступает низкий логический уро5 вень, который формируется элементом И ЛИ 13 в результате поступления на один из его входов низкого логического уровня с элемента И 11 и появлением на другом его входе низкого логического уровня с элемента И 14. Следовательно, элемент И 14 формирует на выходе низкий логический уровень. Значит будет разрешена запись корректирующей информации с элементов И 7 в С-раз- ряды записи блоков 1.

Таким образом, в неисправной ячейке

5 блока 2 будут записаны к-разрядов данных, а в блоках 1 будут записаны корректирующие разряды в записях с адресом, установленным в регистре 3.

Считывание информации с неисправной 0 ячейки блока 2 происходит следующим образом.

От ЭВМ в регистр 3 поступает адрес неисправной ячейки блока 2 и далее на адресные входы блоков 2 и 1. С приходом сигнала «Чтение данные с неисправной ячей- 5 кой блока 2 поступают на коммутаторы 18. Сигнал высокого логического уровня «Чтение поступает на один вход элемента И 11, на другой его вход поступает сигнал низко0

го логического уровня. На выходе элемента И 1 1 формируется высокий логический уровень, поступающий на один из входов элемента ИЛИ 13, формирующего на выходе высокий логический уровень, независимо от состояния ,ча его другом входе. Этот сигнал высокого уровня поступает на входы чтения блоков 1. В случае совпадения адреса от ЭВМ с адресом, записанным в блоках 1, на их выходах появляются сигналы ПНР и корректирующая информация из С-разрядов блоков 1. Эти сигналы поступают на коммутаторы 18, которые разрешают прохождение в регистр 5 информационных разрядов с блока 2 или корректирующих разрядов с блоков 1, в зависимости от сигналов ПНР. Таким образом, в ЭВМ с регистра 5 поступает исправленная информация. Запись и считывание информации для исправленных ячеек блока 2 происходит аналогично описанному, за исключением того, что в блоках 1 нет адресов, поступающих с регистра 3, и сигналы ПНР и корректирующая информация имеют низкий логический уровень.

Формула изобретения Запоминающее устройство с исправлением информации в отказавщих разрядах, содержащее блок адресной памяти, регистр адреса, регистр входных данных, регистр выходных данных, коммутаторы и элементы И, причем входы реглстра адреса являются адресными входами устройства, а выходы регистра адреса подключены к адресным входам блока адресной памяти, информационные входы которого соединены

с выходами входного регистра данных, входы которого являются информационными входами устройства, входами чтения и записи которого являются соответственно входы

чтения и записи адресного блока адресной памяти, информационными выходами устройства являются выходы выходного регистра данных, отличаюш,ееся тем, что, с целью повышения надежности устройства,

Q в него введены буферный регистр, блок синхронизации и блоки ассоциативной памяти, адресные входы которых соединены с выходами регистра адреса, информационные входы, входы чтения и входы записи блоков ассоциативной памяти подключены соответ5 ственно к выходам элементов И, первому и второму выходам блока синхронизации, третий выход которого соединен с управляющим входом буферного регистра, инфор.ма- ционные входы которого и первые информационные входы коммутаторов подключены к информационным выходам соответствующих блоков ассоциативной памяти, вторые информационные входы и управляющие входы коммутаторов подключены соответственно к информационным выходам блока адресной памяти и управляющим выходам блоков ассоциативной памяти, выходы коммутаторов соединены с входами выходного регистра данных, первые и вторые входы элементов И подключены соответственно к

0 выходам буферного регистра и выходам регистра входных данных, первый и второй входы блока синхронизации подключены соответственно к входам чтения и записи устройства.

0

5

Изобретение относится к вычислительной технике и может найти применение в цифровых вычислительных машинах. Цель изобретения - повышение надежности устройства. Устройство содержит блоки 1 ассоциативной памяти, блок 2 адресной памяти, регистр 3 адреса, регистры входных 4 и выходных 5 данных, буферный регистр 6, предназначенный для хранения признаков неисправного разряда, элементы И 7 и блок синхронизации 8. При использовании данного устройства исключается необходимость использования дополнительного поля памяти и обеспечивается возможность использования всей области запоминания основного накопителя, т. е. блока 2 адресной памяти. 1 ил. W с N СХ)