Оперативное запоминающее устройство с автономным контролем Советский патент 1980 года по МПК G11C29/00 

(54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С АВТОНОМНЫМ КОНТРОЛЕМ ; . .I Изобретение ртноснтся к запоминающим устройствам. . Известно устройство, содержащее узлы для определения факта обращения к ячейкам памяти, которые являются дефектными. Прн этом обращение переадресовывается к резервным ячейкам, имеющимся в главной памяти 1J. В устройстве имеется ассоциативная память, которая содержит секцию аргумента для хранения адресов дефектных ячеек главной памяти и секцию функции для хранения адреса замещения для каждой дефектной ячейки. Когда ассоциативная память определяет, что адресуемая ячейка главной памяти является той ячейкой, адрес которой храиится в секции аргумента ассоциативной памяти, то на основании адреса секции функция обращения переадресо1вывается к ячейке замещения, соответствующей данной дефектной ячейке. Этим достигается пропуск дефектных ячеек памяти. При любых отказах ячейки главной памяти неисправная ячейка заменяется на исправную, что ведет к завышенным затратам на резервное оборудование. Наиболе е близким техническим рещением к предлагаемому изобретению является оперативное запоминающее устройство с автономным контроле1й, содержащее адресный блок памяти, соединенный с первым ассоциа тивным блоком памяти, второй ассоциативный блок памяти, одни из входов которого соединены с первым входом адресного блока памяти, блок управления, выходы которого подключены к управляющим входам ассоциативных блоков памяти 2. Недостатком этого устройства является то, что при отказах в двух и более разрядах ячейки адресного блока памяти полное слово необходимо запоминать в первом ассоциативном блоке. Это приводит к увеличению объема первого ассоциативного блока и, следовательно, к усложнению устройства и снижению его инф ормационной емкости. Цель изобретения - увеличение информационной емкости устройства. Поставленная цель достигается тем, что устройство содержит ко.МмуГаторы и дешифратор, причем входы Первого коммутатора подключены соответственно к первому выходу дешифратора и, к выхбду адресного лока памяти, а выходы - к другим входам.

второго ассоциативного блока памяти, выходы которого соединены со входом дешифратора и одним из входов второго коммутатора, другой вход которого подключен ко второму выходу дешифратора, а выход - ко второму входу адресного блока памяти.

На чертеже приведена блок-Схема устройства..

Устройство содержит первый ассоциативный блок I памяти, который состоит из функциональной части 2 для памяти и аргументную часть 3 для запоминания адреса отказавшей ячейки памяти. Блок 1 имеет выход 4. Устройство также содержит адресный блок 5 памяти, состоящий из адресного блока 6, накопителя 7, регистра 8 слова и усилителей 9 записи - считывания, блок 10 управления, первый 11 и второй 12 коммутаторы, дешифратор 13, второй ассоциативный блок 14 памяти. Блок 14 содержит функциональную часть 15 для размещения содержимого отказавших разрядов, признаковую часть 16 для хранения номера отказавшего разряда и аргументную часть 17 для запоминания адресов отказавших ячеек адресного блока 5 памяти. Устройство имеет вход 18, на который подается записываемое слово, выход 19, с которого снимается считываемое слово, и вход 20, на который подается код адреса.

Одни из входов блока 14 соединены с первым входом блока 5. Входы коммутатора 11 подключены соответственно к первому выходу дешифратора 13 и к выходу блока 5, а выходы - к другим входам блока 14, выходы которого соединены со входом дешифратора 13 и одним из входов коммутатора 12, другой вход которого подключен ко второму выходу дешифратора 13, а выход - ко второму входу блока 5.

Устройство работает следушим образом, В пазах между внешними обращениями блок 10 управления производит контроль исправности ячеек памяти блока 5. При обнаружении неисправности в какой-либо .ячейке блок 10 управления определяет кратность ошибки.

Если кратность ошибки меньше или раЬна т, где m определяют из неравенства П1(1 -f login) п (п - количество разрядов слова, записываемого в адресный блок 5), то блок 10 управления дополнительно определяет номера отказавших разрядов ячейки блока 5. При этом адрес неисправной ячейки фиксируется в аргументной части 17, а номера отказавщих разрядов в признаковой части 16 ассоциативного блока 14.

Ксли кратность ошибки больше т, то адрес неисправной ячейки записывают в аргументную часть 3 ассоциативного блока 1.

При общении к оперативному запомияаю шему устройству по адресу, установленному на в.ходе 17, происходит одновременное обращение как к блоку Б, так и к ассоциативным блокам 1 и 14.

При выполнении операции записи данные со входа 18 заносят в регистр 8 слова и через усилители 9 считывания - записывают в (Накопитель 7 по адресу, зафиксированному в блоке 6. Если при ассоциативном .поиске в блоке 1 обнаружен адрес обращения, данные с регистра 8 записывают в функциональную часть 2 блока . Если этот адрес обнаружен при ассоциативном поиске в блоке 14, то содержимое признаковой части 16 соответствующей ячейки блока 14 поступает на дешифратор 13, выходные сигналы которого подаются на один из входов коммутатора II. Одновременно на другой вход коммутатора 11 с регистра слова 8. поступает записываемое слово. Разряды слова, соответствующие отказавшим разрядам ячейки блока 5, через коммутатор 11 записывают в функциальную часть 15 блока 14.

При выполнении операции чтения из оперативного запоминающего устройства происходит выборка содержимого блока 7 на регистр 8. Одновременно происходит ассоциативный поиск в. блоках 1 и 14. Если в блоках I и 14 такого адреса нет, значение слова на регистре 8 является истинным и выдается на выход 19. Если в блоке 1 есть такой адрес, то содержимое ячейки блока, связанной с этим адресом, выдается на регистр 8 и далее на выход 19..Если такой адрес есть в блоке 14, то содержимое признаковой части 16 соответствующей ячейки блока 14 поступает на дешифратор 13, выходные сигналы которого подаются на вход коммутатора 12. Разряды слова, соответствующи отказайшим разрядам ячейки блока 5, через коммутатор 12 из функциональной части 15 блока 14 записывают в регистр слова 8. Правильное значение слова выдается на выход 19.

Предлагаемое устройство по сравнению с известным позволяет при отказах I разрядов (I т) ячейки адресного блока вместо п-разрядной ячейки ассоциативного блока использовать 1(1 + logzh) разрядную ячейку ассоциативного блока. Это уменьшает объем ассоциативного блока.

Формула изобретения

Оперативное запоминающее устройство с автономным контролем, содержащее адресный блок памяти, соединенный ; первым ассоциативным блоком памяти, второй ассоциативный блок памяти, один из входов которого соединен с первым входом а.цресного блока памяти, блок управления, выходы которого подключены к управляющим входам ассоциативных блоков памяти, отличающееся тем, что, с целью увеличения информационной емкости устройства, оно содержит коммутаторы и дешифратор, причем входы первого коммутатора подключены соответственно к первому выходу легпифратора и к выходу адресного блока памяти, а выходы - к другим входам второго ассоциативного блока памяти, выходы которого соедииены со входом дешифратора и одним из входов второго коммутатора, другой вход которого подключен ко второму выходу дешифратора, а выход - ко второму входу адресного блока памяти.

Источники информации, принятые во внимание при экспертизе

1.Патент США ЛГ 3633175, кл. G 06 F 11/00, 1972.

2.Авторское свидетельство СССР

№ 529490, кл. Q. II С 29/00, 197В (прототип).

. 20