1
Предлагаемое изобретение относится к области цифровой вычислительной техники.
Широкое применение цифровых дифференциальных анализаторов (ЦДЛ) в области управления и в различных областях науки и техники послужило толчко-м к созданию ЦДЛ, оптимально удовлетворяющих требованиям по быстродействию, точности, затрата.м оборудования, высокой надежности и однородности структуры.
Разработаны ЦДА на элементах высокого быстродействия, ЦДА с параллельной структурой и ЦДА с точными формулами численного интегрирования.
Известны ЦДА, в которых в качестве запоминающих устройств применяют электромагнитные линии задержки, магнито-стрикпионные линии задержки, ультразвуковые линии задержки и барабаны с магнитным покрытием.
В последнее время в ЦДА используют запоминающие устройства на ферритовых сердечниках.
Для хранения переполнения используются ЦДА, в которых применяют два регистра или один регистр со специальными трехстабильными элементами.
Известно ЦДА последовательного типа, содерл ащее запоминающее устройство (ЗУ) для хранения содержимого У и / регистров
всех интеграторов, ЗУ переполнения P.Z, два регистра сдвига, устройство управления, устройство ввода и вывода, коммутационную панель, которая имеет вид наборных полей с гнездами, и блок интегрирования, который включает в себя следующие узлы: счетчик для подсчета импульсов приращений, поступающих на вход интегратора, сумматор для сложения суммы приращений с содержимым У регистра, сумматор для сложения содержимого У регистра с содержимым регистра, умножитель, который используется для управления процессом сум.мирования У и R, дискриминатор, который используется для определения значения и знаки переполнения, и схему фиксации приращения АХ.
Соединение интеграторов между собой осуществляется коммутационной панелью, которая имеет вид наборных полей с гнездами (соединение производится шпурами).
Соединив интеграторы в соответствии с поставленной задачей, определяют сигналы набора адресов -4ЛЛ и ЛАУ, онределяющи.х ввод переполнений очередных интеграторов в регистрах хранения PAZ, а также выборку на входы интеграторов приращений АЛ и АУ из этих же регистров.
Исходные данные разных интеграторов записываются в ЗУ через устройство ввода. Затем блок интегрирования обслул ивает все
интеграторы по очереди один за другим. Содержимое У и R регистров всех интеграторов поступает поочередно из ЗУ в бло« китегрирова«ия, в котором производятся необходимые действия, и результаты снова записываются в тех же ячеР1ках.
Сочетание параллельного принципа в ЗУ и последовательпого принципа в блоке интегрирования приводит к необходиимости преобразования кодов в двух сдвиговых регистрах.
Устройство вывода обеспечивает вывод результатов на печатающий механизм или построение графиков на бумажной ленте.
Устройство управления определяет длительность одной итерации, соблюдает очередность выдачи информации из наборного поля, осуществляет распределение времени по интеграторам в пределах итераций и производит управление вводом и вьюодом. Недостатком является большое количество разнородного оборудования и сложная структура ЗУ нереполиения.
Целью предлагаемого изобретения является значительное сокращение оборудования, повышение надежности систе мы и достижение однородности структуры.
Указанная цель достигается введением в ЦДЛ многофункционального запоми}1ающего устройства (МФЗУ), совмещающего функции хранеиия и переработки информации. Основываются таКие структуры на выпол«ении логических и арифметических онераций в ЗУ.
На чертеже изобрах ена блок-схема предлагаемого ЦДЛ.
Блок-схема содержит коммутационную панель 1, которая имеет вид наборных полей с гнездами, устройство ввода 2, устройство вывода 3, устройство управления 4 и МФЗУ 5. Схема ра:ботает следующим образом.
Соединение интеграторов между собой осуществляется щнура-ми.
Соединив интеграторы в соответствии с поставленной задачей, определяют сигналы набора адресов ЛДХ и ЛАУ, которые поступают на один из адресных входов а МФЗУ. На другой адресный вход б МФЗУ поступают сигналы номера интеграторов, которые по времени совпадают с выполнением действий в интеграторах от устройства управления.
Исходные данцые разны.ч интеграторов записываются в МФЗУ через устройство ввода. Затем МФЗУ начинает работать в режиме интегрирования (каждая числовая линейка
этого МФЗУ является интегратором). Фактически эту линейку можно рассматривать как два счетчика: У-счетчик и / -счетчик, поэтому в режиме интегрирования различаются две стадии.
В первой стадии ЗУ работает как У-счетчик для расчета величины текущего значения + 2; А У; . Во второй стадии ЗУ рабоботает как .R-счетчик для суммирования содержимого У-счетчика к содержимому
/ -счетчика для получения величины
; +А;су 1.
Значение А2 определяется переполнением последнего разряда R. - счетчика, знак AZ определяе-вся в последних двух циклах второй стадии.
Устройство вывода обеспечивает вывод результатов на печатающий механизм или построение графиков на бумажной ленте.
Устройство управления определяет длительность одной итерации, производит комбинации унравляющих сигналов МФЗУ, соблюдает очередность выдачи информации из наборного поля и производит управление вводом и выводом.
Предмет изобретения
Цифровой дифференциальный анализатор, содержащий устройство управления, два выхода которого подключены к устройствам ввода и вывода, и коммутационную панель, выходами соединенную с зстройством ввода, устройством управления и устройством вывода, отличающийся тем, что, с целью сокращения количества оборудования и повышения надежности, он содержит многофункциональное запоминающее устройство, входы которого подключеиы соответственгю к устройству ввода, к коммутационной панели и к устройству управления, один выход .многофункционального запоминающего устройства соединен с устройством вывода, с другого выхода на его вход заведена обратная связь.
C-
l.,J
