Запоминающее устройство с автономным контролем Советский патент 1974 года по МПК G11C29/00 

1

Изобретение относится к запоминающим устройствам.

Известно запоминаюпдее устройство с автономным контролем, содержащее накопнтель, подключенный к одному блоку схем «ИЛИ и регистру кодового слова, блоки кодирования и декодирования, подсоединенные к регистру силы корректирующего кода, схеме сравнения, схеме определения кратности отказа, блоки схем «И, подключенные к регистру кодового слова, триггеру, другому блоку схем «ИЛИ и блоку управления.

Однако в известном устройстве повышение исправляющей способности блоков кодирования и декодирования по мере накопления отказов в Ячейках накопителя связано с больщими приращениями информационной избы-, точности и с высокой общей инфромационной избыточностью, используемой блоками кодирования и декодирования, что значительно снижает эффективную емкость устройства.

Описываемое устройство отличается от известного тем, что оно содержит дополнительные схемы «И, донолнительный триггер и регистр мощности корректирующего кода, один вход первой дополнительной схемы «И подключен к выходу схемы сравнения, другой- к блоку управления, а выход - к одному из входов дополнительного триггера, другой вход которого .подсоединен к блоку управления, а выход - к одному из входов второй дополнительной схемы «И, другой вход которой подключен к выходу схемы сравнения, а выход - ко входу регистра мощности

корректирующего кода, выход которого соединен со входами блоков кодирования и декодирования.

Это позволяет повысить эффективную емкость устройства.

На чертеже изображена блок-схема предлагаемого устройства.

Устройство содержит накопптель 1, имеющий информационный вход 2, кодовый выход 3 наконителя I соединен со входом 4 регистра 5 кодового слова. Прямой выход б регистра 5 через блок схем «И 7, а инверсный выход 8 через блок схем «И 9 связаны со входами блока схем «ИЛИ 10, выход которого соединен с кодовым входом блока декодировання 11.

Управляющий выход 12 блока 1 связан с блоком управления 13, имеющим вход 14 и выход 15, и с одним из входов триггера 16, причем один выход последнего соединен с

другим входом блока схем «И 7, а другой - с другим входом блока схем «И 9.

Управляющий выход 17 блока 11 связан со входом схемы определения кратности отказа 18, выход которой соединен с одним

входом схемы сравнения 19. Выход схемы 19

связан €0 следующими входами: через первую дополнительную схему «И 20, к другому входу которой подключен блок 13, со счетным входом дололнительного триггера 21, через вторую дополнительную схему «И 22, к другому входу которой Подключен выход триггера 21, со входом регистра 23 мощности корректирующего кода и непосредственно со входом регистра 24 силы корректирующего кода. Выходы регистров 23 и 24 соединены с управляющими входами блоков декодирования 11 и кодирования 25, кроме того, выход регистра 24 подключен к другому входу схемы 19.

Информационный выход блока 11 связан через блок схем «И 26 с информационным выходом 27 устройства, а илформацнонный вход 28 устройства соединен с информационным входом блока 25. Кодовый выход блока 25 связан с одним входом блока схем «ИЛИ 29, с другим входом которого через блок схем «И 30 соединен инверсный выход 8 регистра 5, а выход блока схем «ИЛИ 29 - с кодовым входом накопителя 1.

В соответствии с максимальной кратностью имеющих место в ячейках накоинтеля 1 отказов блоки 11 и 25 настраиваются на корректирующий код, мощность и сила которого определяются соответственно регистрами 23 и 24 иутем записи в эти регистры определенных слов (под мощностью ш корректирующего кода подразумевается его способность исправлять все ошибки кратностью от 1 до m включительно, а под силой п корректирующего кода .подразумевается его способность обнаруживать все ошибки кратности от 1 до п включительно). Настройка блоков 11 и 25 происходит следующим образом.

В начале работы устройства, когда отказы в ячейках накопителя 1 отсутствуют, блоки 11 и 26 с ПОМОЩЬЮ регистров 23 и 24 настроены на код, мощность которого равна О, а сила - S, где s-кратность возникающего отказа (имеющие место в яечейках наконнтеля 1 отказы являются результатом накопления в этих ячейках возникающих в разные моменты времени отказов кратности s, равной, например, 1). При обнаружении в какой-иибудь ячейке накопителя 1 отказа кратности 1 блоки 11 и 25 с помощью регистров 23 и 24 настраиваются на код, мощность которого равна 1, а сила - 2; в случае обнаружения отказа кратности 2, что возможно, когда в ячейке, содержащей одиночный отказ, ироизойдет еще один одиночный отказ, блоки 11 и 25 настраиваются на код с той же 1мощностью, равной 1, но с силой - 3 и так далее.

В исходном состоянии триггер 16 сигналом с блока 13 устанавливается в состояние «О. На вход 2 подается адрес ячейки, к которой необходимо обратиться.

При записи информациоиное слово по входу 28 поступает в блок 25, с выхода которого кодовое слово через блок схем «ИЛИ 29 записывается в накопитель 1.

При считывании кодовое слово из накопителя 1 поступает в регистр 5, а с прямого выхода 6 регистра 5 через блоки схе.м «И 7 и «ИЛИ 10 - в блок 11. Блок И декодирует кодовое слово, определяет наличие или отсутствие нелсправи-мой ошибки в нем, выдавая в соответствии с этим но управляющему выходу 12 сигнал в блок 13 и управляя триггером 16, а также определяет кратность ошибки (исправимой или неисправимой), информация об этом поступает по управляющему выходу 17 в схе.му 18 (в качестве схемь

18может быть использовап накапливающий сумматор).

В случае отсутствия неисправиой ошибки

триггер 16 остается в состоянии «О. Информационное слово с выхода блОКа 11 через блок схем «И 26 поступает на выход 27. Прн наличие неисправимой ошибки триггер

16 сигналом с управляющего выхода 12 блока И устанавливается в состояние «1, подключая инверсный выход 8 регист|ра 5. При этом информационное слово на выход 27 не поступает, а обратный код содержащегося в

регистре 5 кодового слова с инверсного выхода 8 через блок схем «И 30, блок схем «ИЛИ 29 записывается в ту же ячейку накопителя 1. Далее производится считывание заиисанного в накоиителе 1 кодового слова и

запись его в регистр 5. Обратный код нового содержимого регистра 5 поступает с инверсного выхода 8 через блок схем «И 9, блок схем «ИЛИ 10 в блок 11. Блок 11 декодирует кодовое слово, выдавая через блок схем «И 26

выход 27 правильное информационное слово, и определяет К|ратность возможно имеющей место (исправимой) ошибки, информация о которой Поступает по управляющему выходу 17 в схему 18 и суммируется с прежним

содержанием этой схемы.

По окончании считывания, содержимое схемы 18, представляющее собой величину кратности имеющего место в ячейке накопителя 1 отказа, сравнивается схемой 19 с содержимым регистра 24.

Если схема 19 определяет равенство кратности отказа и силы используемого кода, вся информация из накопителя 1 выводится. Затем схема 19 изменяет соде1ржимое регИСтра 24, если, триггер 21 находится в состоянии «1, то и содержимое регистра ,23 (через схему «И 22), после чего сигналом со схемы

19через схему «И 20 переключается триггер 21. С помощью триггера 21, который в начале

работы устройства, когда отказы в ячейках накопителя 1 отсутствовали, установлен сигналом с блока 13 в сОСтоянне «1, изменяется содержимое регистра 23. С изменением содержимого регистра 24 (и регистра 23) блоки 11 и 25 перестраиваются на код, у которого сила (п мощность) на единицу (для ) выше силы( и мощности) прежнего кода. После того, как перестройка блоков 11 и 25 завершеиа, информация в накопитель вводится.

Если кратность отказа будет меньше силы используемого кода, указанные операции: вывод информации из накоцителя 1, изменение содержимого регист|ра 24 и, возможно, регистра 23, и перестройка блоков 11 и 25, переключение Т1риггера 21, ввод информации в накопитель 1-не .производится, и блоки 11 и 25 продолжают использовать прежний код.

Предмет изобретенИя

Запоминающее устройство с автономным контролем, содержащее нако питель, подключенный к одному блоку схем «ИЛИ и регистру кодового слова, блоки кодирования и декодирования, подсоединенные к регистру силы корректирующего кода, схеме сравнения, схеме определения кратности отказа, блоки схемы «И, подключепные к регис11ру

кодового слова, триггеру, другому блоку схем «ИЛИ и блоку управления, отличающееся тем, что, с целью повышения эффективной емкости устройства, оно содержит дополнительные схемы «И, дополнительный триггер и регистр мощности ко|рректирующего кода, один вход первой дополнительной схемы «И подключен к выходу схемы сравнения, другой - к блоку управления, а выход - к одному из входов дополнительного триггера, другой вход которого подсоединен к блоку управления, а выход -« одному из входов второй дополнительной схемы «И, другой вход которой подключен к выходу схемы сравнения, а выход - ко входу регистра мощности корректирующего кода, выход которого соединен со входами блоков кодирования и декодирования.

от 13

71

щ 45

am 13

cm 13

нlЗ