Распределитель импульсов Советский патент 1974 года по МПК G06F1/04 

1

Изобретение относится к вычислительной технике и предназначено для распределения сигналов тактовой частоты последсаьательно но m выходным шинам.

Известен распределитель импульсов,

содержащий матрицу схем И-НЕ, две группы схем И-НЕ и два кольцевых регистра, причем нулевой выход триггера в каждом регистре соединен с нулевым входом предшествующего триггера; нулевой выход каждотО триггера первого рег истра соединен с входом соответствующей схемы И-НЕ первой группы, а выход этой схемы соединен с входами схем И-НЕ соответствуюшего столбца матрицы, выходы которых соединены с единичным входом последующего триггера этого регистра; нулевой выход каждого триггера второго регистра соединен с входом соответствую шей схемы И-НЕ второй группы, другой вход котррой соединен с единичным входом предшествующего тригг-ера, а выходс входами схем И-НЕ соответствующей строки матрицы.

Цель изобретения - упрощение устройства.

Для этого в предлагаемом распределителе выходы всех схем И-НЕ каждого столбца матрицы соединены с входами схемы И-НЕ первой группы, соответствующей этому столбцу; выход каждой схемы ИНЕ, кроме последней, первого столбца матрицы coeflHfHeli с входом предшествующей схемы И-НЕ того же столбца, а выход последней схемы И-НЕ - с входом первой схемы этого столбца; вход каждой схемы И-НЕ, кроме последней, последнего столбца матрицы соединен с входом последующей схемы этого столбца, а вход последней схемы И-ИЕ - с входом первой схемы этого столбца; выход каждой схемы И-НЕ, кроме первой, в каждой строке матрицы соединен с входом последующей схемы И-НЕ, а выход первой схемы ИНЕ - с соответствующим входом последней схемы И-НЕ той же строки; вход распределителя Такт соединен с соответствующими входами схем И-НЕ матрицы, выходы которых соединены с выходными шинами распределителя. .Ни нертеже изображена схема предлагаемого распределителя.

Устройство содержит триггеры 1, 2 и 3 управления строками матрицы; триггеры 4, 5 и 6 управления столбцами j матрицы; группу схем И-НЕ 7, 8 и 8 управления строками матрицы; группу схем И-НЕ 10, 11 и 12 управления столбцами матрицы; матрицу схем И-НЕ 13-21; выходные шины 22-ЗО матрицы; шину 31 /Такт.

На чертеже приведена схема распределителя с числом разрядов в каждом регистре, равном 3.Каждый элемент матрицы . производит сдвиг единицы в первом реги| етре на один разряд, а набор элементе одной строки матрицы обеспечивает циклический сдвиг единицы в первом регистре, крайний левый элемент И-НЕ каждой строки ; матрицы производит кроме того, сдвиг ед ницы на один разряд во втором регистре, ;В начальный момент времени триггеры 1 и 6 устанавливаются в положение единица. Остальные триггеры находятся в состоянии нуль. Так как в начальный момент времени входной сигналТ, подаваемый на шину 31, отсутствует, т.,е. равен логическому нулю, на выходе схем И-НЕ 13-21 будет логическая единица, следо- вательно, на выходе схем И-НЕ 8-12 будет логический нуль, а на ВЫХЬде схемы И-НЕ 7 и 11 - логическая единица, Спри ходом входного сигнала на выходе схемы И-НЕ 14 появляется сигнал, соответствующий логическому нулю, который устанавливает триггер 5 в состояние единица, т. е, на нулевом выходе триггера 5 появляется сигна, равный логическому нулю, который устанавливает триггер 6 в состояние нуль . Так как выход схемы И-НЕ 14, кроме того, заведен на схемы И-НЕ 13 и 1Г, то на выходах схем И-НЕ 13 и 11 логический нуль не появится, хотя триггеры 5 и 6 изменили свое состояние. Действительно, сигнал со схемы И-НЕ 14 поступает на схемы И-НЕ 13 и 11 раньше, чем изменение значения сигналов с выходов триггеррв 5 и б. Таким образом, на шине 23 будет сигнал, который может быть направлен по одной из m выходных шин, Носле окончания действия входного сигнала Т на выходах схем И-НЕ 13-21 снова будет логическая единица, на выхо:дах схем И-НЕ 8, 9, 11 и 12 - логичеккай нуль, а на выходах схем И-НЕ 7 и

iO - логическая единица. С приходом следующего входного сигнала Т логический нуль появляется на выходе схемы И-НЕ 13, который устанавливает триггеры 2 и 4 в положение единица и который с выхода шины 22 может быть направлен по следующей рэ гп, : вьгхрдных. шин, при этом триггеры 1,и 5 Сигналами;:;С нулевых вы: ходов триггеров 2 .«4 устанавливаются i в состояние нуль. Наличие связей с вы;хода схемы И-НЕ 13 на входы схемы ИIHE 7, 16, 1О, 15-И 18 препятствует поI явлению на выходах этих схем логическо: го нуля. С приходом следующего входного сигнала 1 логический нуль появляется на выходе схемы И-НЕ 18, который с выхода шины 27 может быть направлен по следующей из m выходных шин и который устанавливает триггер 6 в состояние единица. Нулевой выход триггера 6 устанав ливает триггер 4 в состояние нуль, С приходом следующего входного сигнала логический нуль появляется на выходе схемы И-НЕ 17, который с шины 2 6 быть распределен по следующей из m выходных шин. Аналогичным образом входной сигнал ТГ будет распределен по остальным выходным .щинам, при этом за один цикл сдвига единицы в регистре триггеров управ ления столбцами матрицы в регистре управления строками матрицы сдвигается ,на один разряд.

В общем случае число регистров устройства и число разрядов в каждом регистре может быть любым, при этом не обязательно, чтобы число разрядов в одном регистре равнялось числу разрядов в другом регистров.

Предмет изобретения

Распределитель импульсе, содержащий 1 матрицу схем И-НЕ, две группы схем И. НЕ и два кольцевых регистра, причем нулевой выход триггера в каждом регистре соединен с нулевым входом предшествующего триггера; нулевой выход каждого триггера первого регистра соединен с входом соответствующей схемы И-НН первой группы, а выход этой схемы соединен с входами схем И-НЕ соответствующего столбца матрицы, выходы которых соединены с единичным входом последующего триггера этого регистра; нулевой выход каждого триггера второго регистра соединен с входом соответствующей схемы второй группы, другой вход кото|эой соединен с единичным входом предшестбуюшего триггера, а выход с входами схем И-НЕ соответствующей строки матрицы, о т л и ч а ю щ и и с я тем, что, с целью упрощения распределителя, выходы всех схем И-НЕ каждого, столбца матрицы соеди нены с входами схем И-НЕ первой группы, соответствующей этому столбцу; выход каждой схемы И-НЕ, кроме последней, первого столбца матрицы соединен с входрм I предшествующей схемы И-НЕ того же стол ;Ца, а выход последней схемы И-НЕ - с входом первой схемы этого столбца, вход |каждой схемы И-НЕ, кроме последней, последнего столбца матрицы соединен с вхо дом последующей схемы этого столбца, а I вход последней схемы И-НЕ - с входом первой схемы этого столбца; выход- каж;дой схемы И-НЕ, кроме первой, в кайкдой строке матрицы соединен с входом последующей схемы И-НЕ, а выход первой схе;мы И-НЕ - с соответствующим входом последней схемы И-НЕ той же строки; :вход распределителя Такт соединен ссо ответствующими входами схем И-НЕ матрицы, выходы которых соединены с выходными щинами распределителя.