Запоминающее устройство на интегральных схемах Советский патент 1975 года по МПК G11C11/34 

1

Изобретение относится к области вычислительной техники, в частности к запоминающим устройствам (ЗУ) на полупроводниковых интегральных схемах.

Известны полупроводниковые интегральные ЗУ, выполненные в виде набора интегральных накопительных модулей со схемами управления, включая вентили, дешифраторы адреса с основными адресными шинами и управляемые источники питания, которые соединены между собой с помошью так называемых гибких межсоединений.

Недостаток известных устройств состоит в том, что изготовление ЗУ на интегральных схемах по методу избирательного монтажа подразумевает включение в производственный цикл вычислительной машины и приводит к значительному снижению плотности компановки на пластиие с элементарными накопительными модулями, так как непосредственный контроль этих модулей требует введения большого числа дополнительных контактных площадок.

Целью изобретения является увеличение степени интеграции и надежности устройства.

С этой целью каждый модуль содержит регистр, дополнительные вентили и схему сравнения. Входы регистра соединены с дополнительными адресными шинами, а дешифратор адреса каждого модуля соединен с основными адресными шинами через вентили, вторые входы которых подсоединены к выходу схемы сравнения, входы которой подключены к дополнительным адресным шинам и РЫходам соответствующего регистра. Входы управляемых источников питания подключены к выходам схем сравнения соответствующих модулей. Суть изобретения состоит в блокировке обращений к дефектным модулям с помощью соответствующих схем сравнения и регистров. При этом исправные модули выбираются в соответствии с номерами модулей, которые занисаны в их регистрах. Преимуществом даииого устройства по сравнению с интегральными ЗУ на основе гибких межсоединений является регулярность связей модулями, что позволяет строить сверхбольшие интегральные ЗУ.

С целью понижения рассеиваемой мощности устройства каждый регистр может содерл ать дополнительный триггер, вход которого подсоединен к вспомогательным адресным щинам,

а один из выходов этого триггера подсоединен ко входу управляемого источника питания соответствующего модуля.

Па фиг. 1 приведена блок-схема предлагаемого ЗУ; на фиг. 2 - блок-схема ЗУ с дополиительными триггерами.

Устройство состоит из элементарных накопительных модулей 1 с дешифраторами 2 адреса, разрядными шинами 3 и основными адресными шинами 4, вентилей 5 и управляемых источников 6 питания. Кроме того, каждый модуль 1 устройства содержит регистр 7, дополнительные вентили 8 и схему 9 сравнения. При этом входы регистра 7 соединены с дополнительными адресными шинами 10, а дешифратор 2 каждого модуля соединен с шинами 4 через вентили 5, вторые входы которых подсоединены к выходу схемы 9 сравнения. Входы каждой схемы 9 подключены к шинам 10 и выходам соответствуюш,его ей регистра 7. Входы управляемых источников 6 подключены к выходам схем 9 соответствуюш,их модулей 1.

Устройство может содержать в каждом регистре 7 доиолнительный триггер И, вход которого подсоединен к вспомогательным адресным шинам 12 через вентили 8, другие входы которых подключены к соответствуюш,им шинам 10. Один из выходов триггера И подсоединен ко входу источника 6 соответствуюш,его модуля 1. С целью уменьшения количества внешних выводов одноименные шины 3 всех модулей 1 могут быть объединены.

Работа устройства осушествляется следуюш,им образом.

Первоначально выявляются все дефектные модули 1, в регистры 7 которых записывается «нулевой код 00...О, т. е. признак дефектности соответствуюш,его модуля 1. В регистрах 7 исправных модулей 1 записываются номера этих модулей в двоичном коде (дополнительный код адреса). Для этого регистры 7 устанавливаются в исходное состояние 00...О с помош,ью шины установки «нуля (на чертежах не показана). При подаче управляюш,их сигналов на соответствуюш,ие шины 12 открываются вентили 8, и дополнительный код адреса, поступаюший по шинам 10, записывается в соответствуюш,ий регистр 7, т. е. осуш,ествляется подготовка выбранного модуля 1 для проверки. В дальнейшем производится проверка выбранного модуля с помощью любых известных тестов. Обраш,ения в выбранный модуль осуш,ествляются в соответствии с дополнительным кодом адреса, записанным в регистр 7 проверяемого модуля 1. При каждом обраш,ении по данному дополпительному коду адреса соответствующая схема 9 фиксирует совпадение кода, поступающего но шинам 10, с кодом, хранящемся в регистре 7, и разрешает обращение через вентили 5 и дешифратор 2 в соответствующий модуль. Если в результате нроверки выявляется, что выбранный модуль содержит дефектные элементы, то регистр 7 этого модуля устанавливается в исходное состояние, а тот же дополнительный код адреса переписывается в регистр следующего модуля, и проверка повторяется.

Если этот модуль оказывается исправным, то в регистры 7 следующих по порядку модулей 1 записываются следующие по порядку дополнительные коды адреса (например, в порядке возрастания).

Для того, чтобы дополнительный код адреса 00...О, поступающий по шинам 10, отличался от кода 00...О, занисанного в регистрах 7 дефектных модулей, в каждом регистре вводится донолнительный триггер 11, в котором записывается «единица, если данный модуль дефектен, и «нуль - в противном случае. «Единичный выход каждого такого триггера блокирует соответствующую схему 9. Этот же триггер можно использовать для полпого выключения нитания данного дефектного модуля и остальных триггеров соответствующего регистра.

После выявления всех дефектных модулей и записи дополнительных кодов адреса в регистры исправных модулей устройство может работать в нормальном режиме. В этом случае выборка из устройства и запись в него осуществляется в соответствии с кодом адреса, который поступает в устройство по основным адресным шинам 4 и дополнительным шинам 10. В том модуле, на регистре 7 которого хранится код, совпадающий с дополнительным кодом адреса, на выходе схемы 9 появляется сигнал совпадения, разрешающий обращение в этот модуль. В остальном работа устройства не отличается от работы обычных ЗУ.

Предмет изобретения

1.Запоминающее устройство на интегральных схемах, содержащее накопительные модули, вентили, дешифраторы адреса с основными адресными шипами и управляемые источники нитания, отличающееся тем, что, с целью повышепия степени интеграции и надежности устройства, в нем каждый модуль содержит регистр, дополнительные вентили и схему сравнения, причем входы регистра соединены с дополнительными адресными шинамн, а дешифратор -адреса каждого модуля соединен с основными адресными щинами через вентили, вторые входы которых подсоединены к выходу схемы сравнения, входы которой подключены к дополнительным адресным шинам и выходам соответствующего ей регистра, входы управляемых источников питания нодключены к выходам схем сравнения соответствующих модулей.

2.Устройство по п. 1, отличающееся тем, что в нем каждый регистр содержит донолнительный триггер, вход которого подсоединен к вспомогательным адресным шинам, а один из выходов этого триггера подсоединен ко входу управляемого источника питания соответствующего модуля.

10 12