Запоминающее устройство Советский патент 1981 года по МПК G11C17/00 

(54) ЗАПОМИ Изобретение относится к области вычислительной технике, а именно к сверхбыстродействующим запоминаю цим устройствам (ЗУ), которые исполь зуются как буферные ЗУ процессоров или ЗУ для хранения микропрограмм. Известны ЗУ для хранения микропрограмм, в которых выходы дешифрато ра старцих разрядов адреса соединяются с входами управления выборкой соответствующих запоминаквдих -модулей каждого рязряда l. Однако при этом быстродействие ЗУ снижается как в режиме считывания так и в режиме записи и за счет задержек в тракте управления выборкой Наибо 11ее близким к предлагаемому по технической сущности является ЗУ, в котором обеспечивается повышение быстродействия в режиме считывания, т.е. в режиме функционирования постоянного ЗУ, содержащее запоминающий блок для хранения микропрограмм, раз деленный на четыре модуля, информационные выходы которых соединены с входами четырехканального переключателя, выполненного на элементах И-ИЛ управляющие входы которого подключены к выходам дешифратора адреса, а Е УСТРОЙСТВО ТБ SKSHEFW выходы - к входам регистра считанной информации 2}. Недостатком ЗУ является снижение его быстродействия при записи новой информации, так как комбинированное управление по входу управления выбор кой в режиме записи и при помощи выходного многоканального переключателя в режиме считывания не позволяет повысить быстродействие ЗУ в режиме записи. Это обусловлено тем, что сигналы на входе дешифратора старших разрядов кода адреса обычно вырабатываются с существенной задержкой, что приводит к непроизводительным потерям времени при подаче этих сигналов на входы управления выборкой в режиме записи. Кроме того, наличие двойного управления увеличивает объем электронного оборудования ЗУ и усложняет аго работу. Целью изобретения является повьаиение быстродействия ЗУ. Поставленная цель достигается тем, что в ЗУ, содержащее матричный накопитель на запоминакяцих модулях, адресные входы которых соединены с первыми адресными шийами, информационные входы - с информационным шинами, а выходы запоминающих модулей кгикдой строки накопителя подключены к одним из входов соответствующих мультиплексоров, выходы которых соединены с входами регистра информации, и дешифратор, входы которого соединены с вторыми адресными шинами, а один из выходов - с другими входами мультиплексоров, введены элементы И, одни из входов которых соединены с другими выходами дешифратора, другие подключены к шине записи, а выходы элементов И соединены с управляющими входами соответствующих запоминакяцих модулей. На фиг. 1-2 дана структурная схем устройства. Устройство содержит матричный мак питель на запоминающих модулях 1, им ющих адресные входы 2, информационны входы 3, информационные выходы 4 и входы 5 управления записью. Модули 1 могут быть выполнены в виде интегральных микросхем. Устройство содер жит регистр 6 адреса, входы которого соединены с первыми адресными шинами 7, а выходы - с входами 2 модулей 1, и мультиплексоры 8, выполненные, например, в виде элементов И-ИЛИ (8А, ВБ), входы 9 которых подключены к вы ходам 4 модулей 1 соответствующей строки матрицы, а выходы 10 - к входам триггеров 11 регистра 12 информации. Входы дешифратора 13 адреса подсоединены к вторым адресным шинам 14, а выходы - к управляющим входам 15 мультиплексоров 8. Информационные шины 16 присоединены к входам 3 моду лей 1 соответствующей строки матрицы Устройство содержит также блок 17, выполненный на элементах 18 И, первы входы 19 которых соединены с выходам дешифратора 13, вторые входы 20 - с шиной 21 записи, а выходы 22 - с управляющими входами 5 модулей 1 соответствующего столбца матрицы. Дешифратор адреса (см. фиг. 2) мо жет быть разделен на несколько дешиф раторов 23, один из которых введен в блок 17, а другие - в состав мультиплексоров В.Дешифраторы 23 выполнены на входных элементах 23 к элементах 24 И, входы которых соединены с прямыми или обратными выходами соответствующих элементов 23 . При этом эле менты 24 последнего каскада дешифраторов 23 совмещаются с элементами И блока-. 17 и мультиплексоров 8, Триггеры 11 регистра 12 могут иметь вторые входы 25 и входы 26 управления, причем .выходы триггеров 11 в этом случае соединяются с соответствующими шинами 16, что позволяет использовать регистр 12 в качестве разгистра записываемой и считываемой информации. Устройство работает следующим образом. В режиме записи по шинам 16 на вход устройства поступает код записы ваемой информации, по шинам 7 - код основного адреса, а по шине 20 признак записи. Запись производится в тот столбец модулей 1, код номера которого поступает по шинам 14 на дешифратора 13. Увеличение быстродействия устройства достигается за счет уменьшения задержки в блоке 17 до величины задержки сигнеша на одном элементе 18. в режиме считывания по коду адреса на шинах 7 производится выборка информации из всех модулей 1, а по коду адреса на шинах 14 при помощи мультиплексоров 8 на входы триггеров 11 регистра 12 производится передача информации выбранного столбца модулей 1. Устройства, показанные на фиг, 2 и 1, работают аналогично, так как блок 17 и мультиплексоры 8 в обоих устройствах функционируют одинаково. Различие между этими схемами обусловлено тем, что при большом числе входов 9 мультиплексоров 8 и входов 19 элементов 18 число управляющих, входов можно уменьшить за счет введения дешифраторов в состав этих схем, причем,эти узлы реализуются на типо- вых логических модулях, например 500ИД61 и 500ИД64. Наличие вторых входов 25 и входов 26 триггеров 11 позволяет использовать регистр 12 как в режиме записи, так и в режиме считывания. При этом добавляется один вспомогательный режим - занесения информации на регистр. В остальном работа устройства не отличается от работы известных устройств. Формула изобретения Запоминающее устройство, содержащее матричный накопитель из запоминающих модулях, адресные входы которых соединены с первыми гщресными шинами, информационные - с информационными шинами, а выходы запоминающих модулей каждой строки накопителя подключены к одним из входов соответствующих мультиплексоров, выходы которых соединены с входами регистра информации, и дешифратор,входы которого соединены с вторыми гщресными шинами, а одни из выходов - с другими входами мультиплексоров, отличающееся тем, что, с целью повышения быстродействия устройства, оно содержит элементы И, одни из входов которых соединены с другими выходами дешифратора, другие подключены к шине записи, а выходы элементов И соединены с управляющими входами соответствующих запоминающих модулей. Источники информации, принятые во внимание при экспертизе 1.Патент США № 3325787, кл. 340-172,6, 1969, 2.Патент США № 3800293, кл.. 340-172,5, 1974 (прототип).

ш